eda技術(shù)使用教程vhdl(第四版)課后答案—潘松版-預(yù)覽頁

　

【正文】 。ELSIF (S=amp。) TH EN yamp。lt。END ART。 輸入選擇信號a,b,c,d:IN STD_LOGIC。gt。WHEN “01” =amp。=b。lt。 yamp。gt。END ART。lt。USE 。輸出端END ENTITY。=a2。END IF。=a1。END IF。，試寫出此電路的VHDL設(shè)計(jì)文件。 輸入選擇信號CLK0:IN STD_LOGIC。BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK=’1’THEN Qamp。END PROCESS。END PROCESS。要求：(1) 首先設(shè)計(jì)1位半減器，然后用例化語句將它們連接起來，圖332中h_suber是半減器，diff是輸出差，s_out是借位輸出，sub_in是借位輸入。ENTITY or2a ISPORT(a,b:IN STD_LOGIC。lt。 USE 。END ENTITY h_subber。= x amp。quot。gt。s_outamp。quot。gt。s_outamp。quot。gt。s_outamp。quot。gt。s_outamp。gt。END ARCHITECTURE ONE。ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC。diff,S_out:OUT STD_LOGIC)。END COMPONENT。x,y=amp。d,s_out=amp。gt。gt。 u3: or2a PORT MAP(a=amp。e,c=amp。END ARCHITECTURE ART。USE 。END ENTITY MAX3256。END COMPONENT。END COMPONENT。END COMPONENT。INA,A2=amp。AA,Q2=amp。gt。INCK,C=amp。CC)。gt。gt。gt。gt。 ：LIBRARY IEEE。CHOOSE:IN BIT。ARCHITECTURE ONE OF CNT16 IS BEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0)。ELSIF SET=’1’ THEN計(jì)數(shù)器一步置位QI:=SETDATA。END IF。=QI。P95~P115答：1 建立工作庫文件夾和編輯設(shè)計(jì)文件；2 創(chuàng)建工程；3 編譯前設(shè)置；4 全程編譯；5 時序仿真；6 引腳鎖定；7 配置文件下載；8 打開SignalTap II編輯窗口；9 調(diào)入SignalTap II的待測信號；10 SignalTap II參數(shù)設(shè)置；11 SignalTap II參數(shù)設(shè)置文件存盤；12 帶有SignalTap II測試信息的編譯下載；13 啟動SignalTap II進(jìn)行采樣與分析；14 SignalTap II的其他設(shè)置和控制方法。變量的主要作用是在進(jìn)程中作為臨時的數(shù)據(jù)存儲單元。lt。=(OTHERS=amp。‘0’不需要給出信號Q的位寬度，即可對Q清零。 BEGINPROCESS(RST)BEGINIF RST’EVENT AND RST=‘1’ THENamp。‘0’)。lt。BEGINPROCESS(CLK)BEGINIF RST=‘1’ THENamp。‘0’)。lt。（2）重載算符有何用處? 用于兩個不同類型的操作數(shù)據(jù)自動轉(zhuǎn)換成同種數(shù)據(jù)類型，并進(jìn)行運(yùn)算處理。Beginif EN=l then Bamp。 將“Bamp。begincamp。lt。 entity mux21 isPORT(a,b:in std_logic。 將“。 end if。 else camp。” 增加“end process。USE 。END MOORE1。lt。=amp。ELSIF CLK’EVENT AND CLK=‘1’ THENC_STamp。END PROCESS REG。quot。lt。=ST0。=amp。WHEN ST1=amp。11amp。=ST2。END IF。quot。gt。quot。ELSE N_STamp。Qamp。1100amp。 IF DATAIN=amp。 THEN N_STamp。lt。lt。quot。quot。lt。=ST3 。=amp。 。lt。END behav。ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET: IN STD_LOGIC。SIGNAL STX: states。ELSIF CLK’EVENT AND CLK=‘1’ THENCASE STX ISWHEN st0=amp。=st1。=amp。ELSE Qamp。01010amp。WHEN st1=amp。=st2。=amp。ELSE Qamp。10100amp。WHEN st2=amp。=st3。=amp。ELSE Qamp。10011amp。WHEN st3=amp。=st4。=amp。ELSE Qamp。01001amp。gt。 END IF。quot。lt。quot。 STXamp。lt。quot。END behav。ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 8個模擬信號通道地址鎖存信號START:OUT STD_LOGIC。 觀察數(shù)據(jù)鎖存時鐘Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0)。=‘1’。lt。LOCK0amp。gt。STARTamp。lt。=‘0’。 0809初始化WHEN st1=amp。=‘1’。LOCKamp。lt。=st2 。lt。=‘0’。 OEamp。lt。=st2。 ALEamp。lt。=‘0’。next_stateamp。gt。STARTamp。lt。=‘1’。WHEN OTHERS=amp。=st0。lt。 由信號current_state將當(dāng)前狀態(tài)值帶出此進(jìn)程：REGLATCH1: PROCESS(LOCK) 此進(jìn)程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入BEGINIF LOCK=‘1’ AND LOCK’EVENT THEN REGLamp。END PROCESS LATCH1。 解：amp。 方法1(將輸出控制信號鎖存后輸出)的VHDL程序代碼如下：LIBRARY IEEE。 狀態(tài)機(jī)工作時鐘EOC: IN STD_LOGIC。 數(shù)據(jù)輸出三態(tài)控制信號ADDA: OUT STD_LOGIC。ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4)。轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號 SIGNAL ALE0: STD_LOGIC。lt。=‘0’，模擬信號進(jìn)入通道IN0；當(dāng)ADDAamp。=REGL。COM: PROCESS(current_state,EOC,CLK) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式CASE current_state ISWHEN st0=amp。=‘0’。LOCKamp。lt。=st1。lt。=‘1’。OE0amp。lt。 ALE0amp。lt。=‘0’。IF(EOC=‘1’) THEN next_stateamp。lt。gt。START0amp。lt。=‘1’。開啟OE，輸出轉(zhuǎn)換好的數(shù)據(jù)WHEN st4=amp。=‘0’。LOCKamp。lt。=st0。lt。lt。=START0。OEamp。END PROCESS COM。 END IF。=D。 解：amp。 方法2(使用狀態(tài)碼直接輸出型狀態(tài)機(jī))的VHDL程序代碼(【例87】的根據(jù)狀態(tài)編碼表81給出ADC0809數(shù)據(jù)采樣的狀態(tài)機(jī))如下： LIBRARY IEEE。ALE,START,OE,ADDA:OUT STD_LOGIC。ARCHITECTURE behav OF AD0809