基于fpga的16qam調制解調電路設計畢業設計論文-免費閱讀

　　

【正文】 由于幾乎都采用相干檢測的方式進行解調，因此在解調端載波恢復存在著 4 個相位穩定點，即提取的相干載波可能與接收信號載波有 4 種相位關系，稱作 4 重相位模糊度舊 3。d2 。 always (posedge clka) begin case(addra) 1039。 1039。 output [15:0] douta。 end always (posedge clk or posedge reset) begin if(reset) sine_DR = 0。 assign ROM_A = ADD_B[31 : 22]。 //余弦波產生模塊的相位累加器 reg signed [15 : 0] cose_DR。 /// DDS 模塊 input [31 : 0] data。b1111: begin // cos+sin csignal[16] = cosine[15]。 ssignal[16] = ~sine[15]。 end 439。 csignal[0] = 0。 ssignal[0] = 0。b0111: begin // cos+sin csignal[16] = ~cosine[15]。 ssignal[16] = ~sine[15]。 end 439。 重慶郵電大學本科畢業設計（論文） 18 csignal[0] = 0。 ssignal[0] = 0。b11001100110011001100110011001。 //16QAM 信號 input rst,en,clk_dds。b11001100110011001100110011001, fc=10MHZ, N=32 時，可得到輸出的正余弦波的頻率為 1MHz。模擬輸出板的基本架構是，將一個小型的 FIFO 存儲器連接到一個 DAC 上。進一步說，一個恒定的Δ相位必將導致一個恒定正弦波頻率的輸出。相位累加器跟蹤輸出函數的電流相位。 一塊 DDS一般包括頻率控制寄存器，高速相位累加器和正弦計算器三個部分，頻率控制寄存器可以串行或并行的方式裝載并寄存用戶輸入的頻率控制碼；而相位累加器根據 dds 頻率控制碼在每個時鐘周期內進行相位累加，得到一個相位值；正弦計算器則對該相位值計算數字化正弦波幅度（芯片一般通過查表得到）。 end else dout=dout。當然它們在這里同時被延遲了一個單元，但對后面各種性能的研究是不會造成影響的。 shift shiftqam( .clk_in(clk_100), 重慶郵電大學本科畢業設計（論文） 12 .clk_out(clk_dds), .data_in(data_in), .rst(rst), .en(en), .data_out(data1) )。 output signed[17:0] data_out。無符號數的 0 至 255 對應于有符號 數的 1 至 128 和 0 至 +127。由頂層向底層逐層展開設計，各功能模塊的內部結構逐級得到深化和細化。 第二節 16QAM 解調方法和原理 解調實質上是調制的逆過程，在理想情況下， 16QAM 信號的頻帶利用率為2log ( / / )M b s Hz，目前，對 QAM 信號的解調方法很多，其主要方法有以下三種：模擬相干解調、數字相干解調、全數字解調。 第一節 16QAM 調制的方法和原理 16QAM 調制信號可以表示為： 2( ) [ ( ) ( ) ]j ftm e m c m su t R A jA g t e ???， ( 1, 2 , .. ., , 0 )m M T? ? ? ( ) c o s 2 ( ) sin 2 ,m c m sA g t ft A g t ft???? () 式中 mcA和 msA是電平值，這些電平值是通過將 2 比特序列映射為二進制 4 電平振幅而獲得的，()gt為信號脈沖，f是正交載波頻率， M 為進制數， 16QAM 調制中M 為 16。 ? 第六章總結了本文的主要內容和創新點，指明了下一步的研究方向。利用 Quartus II 軟件搭建了 16QAM 調制解調系統，是系統算法的快速實驗平臺，對整個系統有著舉足輕重的作用。本文在 FPGA 這一軟件無線電平臺上采用 verilog 語言的方式實現 16QAM 調制解調，靈活性好。 QAM 并不是一種新的調制方式， QAM 在有線通信系統中的應用早在 10 多年前就已經開始了，但直到最近幾年，它在無線信道中的應用才開始興起，在數字電視這樣的寬帶通信系統中 QAM 應用較多，但在無線窄帶通信系統中的應用還非常少。尤其是多進制 QAM（ 16QAM），由于其頻帶利用率高，在通信業務日益增多使得頻帶利用率成為主要矛盾的情況下，正交幅度調制方式是一種比較好的選擇。隨著現在日益增多的各種通信系統數量，為了更好的充分利用緊張的頻譜資源，廣大通信科研工作者致力于研究頻譜利用率更高的新型數字調制方式，而且原 CCITT (國際電報電話咨詢委員會）也一直在促進并鼓勵開發新奇的頻譜使用技術，為使各種通信系統能夠有效的進行通信，原 CCITT 科學地將頻段分別分配給各個通信系統，因而許多科研院所，用戶個體和通信公司都在通過 開發先進的調制技術用以提高頻譜利用率提高頻譜利用率是人們設計和規劃通信系統的關注焦點之一，同時也是提高通信系統容量的重要措施。 重慶郵電大學本科畢業設計（論文） 3 第一章 概 述 第一節 課題研究背景及意義 現代社會移動用戶數量的不斷增加，傳統通信系統的容量越來越不能滿足通信的要求而可用頻帶資源有限，同時不能靠無限增加頻道數目來解決系統容量問題。現在，已經可以把 FPGA 和 DSP 核集成在一起， FPGA 芯片在一些具體方 面的應用也隨之得到了極大地推動，如用于基帶調制解調、實現語音合成、系統 控制以及糾錯編碼等功能；用來實現定時的恢復、基帶調制解調功能、頻率控制和自動增益、 脈沖整形、符號檢測和匹配濾波器等。從根本上講 DSP 只是適合于串行算法，通常多處理器系統是非常昂貴的， 而且也僅僅只適合粗粒度 的并行運算 。首先對 16QAM 調制解調總體進行了系統仿真；然后用 Verilog 語言在 Quartus II 軟件平臺下完成了系統各功能模塊的編寫、功能與時序仿真和綜合，最后把各模塊組成的頂層原理圖編譯成的程序下載到 EPMC20T100C5 芯片上，手動輸入基帶信號，經過芯片處理后，基帶信號得以有效恢復。它在調制過程中利用了相位和幅度兩維空間資源，比只利用單一維度空間資源的 PSK 和 ASK 調制方式頻譜利用率高，不僅如此， QAM 的星座點比 PSK 的星座點更分散，星座點之間的距離因此更大，所以能提供更好的傳輸性能。釆用 Verilog 硬件描述語言對16QAM 調制解調系統中的關鍵模塊進行描述，完成了功能上的仿真驗證，通過對比驗證了設計的正確性，為下一步的硬件實現打下了很好的基礎。現在， DSP 在成本和功耗上都己經被 FPGA 超越了。例如， 20 美分的 Spartan3 ADSP性能可高達每秒 200 億條乘法累加操作（ GMACs),同樣單價 30 美分的 600MHz C64x DSP,其每秒的累加操作僅僅是 25 億條，前者在性能上比 后者高了一個數量級。隨著無線通信的帶寬更多的向 CDMA 等標準進行轉移，以及高速數據傳送網絡對 XDSL 的要求越來越高，基于內嵌 CPU/DSP 的 FPGA SOC將有更為廣闊的應用發展前途。對基帶信號進行調制的目的主要有：進行頻率分配、減少噪聲和干擾的影響、實現多路復用和克服設備的限制等。 振幅和相位聯合調制技術作為本課題的研究對象 ，就是一種近些年來獲得了飛速發重慶郵電大學本科畢業設計（論文） 4 展的調制技術，該技術就具有極高的信息傳輸速。 傳統數字調制方式下，通常單碼元攜帶 l bit 的信息，但 QAM 調制信號的幅度和相位均 攜帶信息，隨著 16QAM 中 M 的增大，調制信號所攜帶的信息量也相應增加，例如 16QAM 中一個碼元攜帶 4bit 的信息， 64QAM 中一個碼元攜帶 6bit 的信息，由此可知， 16QAM 中一個碼元攜帶 N bit( 2N M? )的信息，這極大地提高了信道頻譜利用率。由于代碼具有靈活性，開放性的特點，軟件無線電系統的實現也具有高度的靈活性，開放性。所以，研究 QAM 調制解調技術及其 FPGA 實現有著及其重要的現實意義。 ? 第三章分析了 16QAM 調制的原理與設計， 16QAM 發送端各個模塊的程序實現。為了改善在 M 大時的噪聲容限，發展出了 QAM 體制。對于 16QAM，系統能同時發送 4個串行二進制數據。在解調端，對解調理論當中的基本原理作了闡述。 Verilog 是一種以文本形式來描述數字系統硬件結構和行為的語言，可以從上層到下層逐層描述設計思想，用一系列分層次的模塊表示復雜的數字系統，并逐層進行仿真驗證，把具體的模塊組合由綜合工具轉換成門級網表，最后利用布局布線工具把網表轉化為具體電路結構 [11]。 重慶郵電大學本科畢業設計（論文） 11 表 31 無符號數與有符號數的對應關系 無符號數 二進制碼 16 進制碼 有符號數 0 0000 0000 00 0 1 0000 0001 01 +1 2 0000 0010 02 +2 … … … … 127 0111 1111 7F +127 128 1000 0000 80 128 129 1000 0001 81 127 … … … … 254 1111 1110 FE 2 255 1111 1111 FF 1 頂層模塊源代碼 //頂層模塊 module top(clk, //系統時鐘 rst, //復位 en, //使能信號 data_in, //1bit 信號輸入 data_out, //16QAM 信號輸出 DATA_I, //I 路對應的量化值 DATA_Q)。 //25kbs wire [3:0] data1。系統首先將輸入的 第一個數據同它后面的三個數據同時輸出，然后形成 4bit 的并行信號輸出。 reg [3:0] dout。這里用重慶郵電大學本科畢業設計（論文） 14 C 語言編寫了一個生成具有 256 個數據，數據寬度為 8 的程序。目前，最常見的信號源類型包括任意波形發生器，函數發生器， RF信號源，以及基本的模擬輸出模塊。一個較快的正弦波可能會有 10度的Δ相位。 DDS 允許函數發生器的相位從一級到另一級連續變化。 編寫 DDS 主程序，設置兩個 ROM，一個存放 sin 波形，一個存放 cos 波形。 圖 DDS 仿真波形 由圖 可以看出 DDS 模塊在系統時鐘為 10M 的情況下很好地輸出了頻率為 1M， 相位差為 90? 的正交載波。 //cos 值 wire signed [15:0] sine。b0000: begin //2cos2sin csignal[16:1] = ~cosine[15:0]。 ssignal[15:0] = ~sine[15:0]。 csignal[0] = 0。 end 439。 ssignal[16:1] = sine[15:0]。b1000: begin // 2cos2sin csignal[16:1] = cosine[15:0]。 重慶郵電大學本科畢業設計（論文） 19 ssignal[0] = 0。 csignal[0] = 0。 end 439。 ssignal[16:1] = sine[15:0]。 ssignal = 0。 //正弦信號輸出 output signed[15 : 0] cose。 wire signed [15 : 0]sin