智能交通燈的設計及fpga畢業論文(存儲版)

　　

【正文】 在 DSP 交流電機控制系統中的應用[J].電機與控制學報, 2022, 5(1):4043.[6] : 西安電子科技大學出版社,2022.[7] 原理與應用 [M].北京:化學工業出版社,2022:120153.[8] 徐志軍,徐光輝 .CPLD／FPGA 的開發和應用[M].北京:電子工業出版社,2022.[9] 曾繁泰,陳美金 .VHDL 程序設計[M]. 北京:清華大學出版社 ,2022.[10] 黃正瑾. 在系統編程技術及其應用[M].南京:東南大學出版社,1998.[11] Van HW Broeck,Skudelny HC,Stanke and realization of a pulse width modulator based on voltage space vectors[J].IEEE Transom Industry Applications, 1988,24 (1):142150.[12] Cirstea control system design and analysis using VHDL[C] .Power Electronics Specialists Conference, IEEE 32nd Annual,2022: 81 84.[13] Se Jin design for DTC based speed control of induction motor [C].Proceedings IEEE International Symposium on Industrial Electronics,2022:956 961.[14] VHDL success story: electric drive system using neural controller[C].VHDL International Users Forum Fall Workshop, Proceedings 2022: 118 122.[15] 嵌入式應用系統開發典型實例[M]. 北京: 中國電力出版社,2022.。 同時非常感謝付麥霞老師對我論文的悉心指導，非常感謝同組同學的多次幫助，他們的幫助真的使我受益菲淺。當 hold為‘1’ 時，表示進入緊急狀態，FLASH 置‘1’，各方向的紅燈均亮起，所有機動車禁行。計數模塊的仿真如圖 所示，從圖中可以看出，在時鐘的驅動下，計數值不斷自加，當計數值 countnum 等于鍵盤輸入值 32(key=32)時，計數返回到 0，開始下一輪計數。 Elsif rising_edge(clock) then If hold=｀1｀ then Countnum=countnum。 Hold:in std logic。特殊運行狀態結束后，控制器恢復原來的狀態，繼續運行。（2）設計步驟①輸入項目文件名(File/Project/Name)②輸入源文件(圖形、VHDL、AHDL 、Verlog 和波形輸入方式)(Max+plusⅡ/graphic Editor；Max+plus Ⅱ/Text Editor；Max+plusⅡ/Waveform Editor)③指定 CPLD 型號(Assign/Device)④設置管腳、下載方式和邏輯綜合的方式(Assign/Global Project Device Option,Assign/Global Logic Synthesis)⑤保存并檢查源文件(File/project/Save amp。如圖 所示。Max+plusⅡ開發系統的特點（1）開放的界面：Max+plusⅡ支持與 Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic 和其它公司所提供的 EDA 工具接口。 EDIF 網表是一種標準接口，它是一個以 ASCII 字符為基礎的中間互換格式，被大多數供應商提供的 CAE/CAD 系統所支持。通過對系統的寄存器和總線的描述來說明數據的傳輸方向，在仿真通過后利用邏輯綜合工具產生門級網表，從而完成硬件設計。使用庫中的包集合時，在打開庫后要用 USE 語句說明，例如：LIBRARY IEEE；USE ；（5）配置：配置語句從一個庫中為一個實體選擇一個特定的結構體，是一種放在庫中的被編輯單元，并有相應的配置名。根據對一個器件設計由抽象到具體的過程，可把結構體的描述方式分為三個層次：行為描述方式、寄存器傳輸描述方式（RTL）和結構描述方式。VHDL 的特點使得電子系統新的設計方法——“ 自頂向下” 設計方法更加容易實現。VHDL 和可編程邏輯器件的結合作為一種強有力的設計方式，將為設計者的產品上市帶來創紀錄的速度。此后，VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準 HDL。在進行上級模塊綜合埋設置下級模塊為 Don39。也就是是說，被綜合的文件是 HDL 文件（或相應文件等），綜合的依據是邏輯設計的描述和各種約束條件，綜合的結果則是一個硬件電路的實現方案，該方案必須同時滿足預期的功能和約束條件。下面分別介紹各個設計步驟。FPGA 設計主要分為設計輸入、綜合、功能仿真（前仿真）、設計實現、時序仿真（后仿真）、配置下載六個步驟。圖 FPGA 基本結構　FPGA 編程開發　　FPGA 中有大量實現組合邏輯的資源，可以完成較大規模的組合邏輯電路設計，而其中相當數量的存儲電路（觸發器）又可完成復雜的時序邏輯電路設計。 6 / 282 EDA 相關知識介紹 FPGA 概述 FPGA 的基本結構FPGA 是高密度的 PLD，其集成度可達 3 萬門／片以上。隨著社會的發展，人們的消費水平不斷的提高，私人車輛不斷的增加。在 20 世紀 80 年代中期，歐洲 10 多個國家投資 50 多億美元，旨在完善道路設施，提高服務水平。日本 ITS 發展狀況：日本早在 1973 年就開始了對智能交通系統的研究。美國 ITS 發展狀況：美國是應用 ITS 較為成功的國家之一。發展類似于智能交通系統這樣的高技術產業，是我國實施第三步戰略部署的一個重要環節。概括起來，目前我們城市交通主要呈現出下列特點和問題：城市規模逐步擴大，運輸壓力沉重；機動車增長加快，道路容量不足；路網不合理，交通管理水平低下；公共交通萎縮，出行結構不合理.我國的 ITS 研究和實施起步較晚，90 年代中期以來，在交通部的組織下，我國交通運輸界的科學家和工程技術人員開始跟蹤 ITS 技術，并取得了長足進步。另外，最近幾年也是大城市機動車增長速度最快的年份，轎車、客車、面包車以及摩托車的增幅年均在 15%以上。道路交通系統的運行也正面臨著極大挑戰，道路交通安全形勢極其嚴峻。城市交通信號控制是通過對交通流量的調節以達到改善人和貨物的安全運輸，提高運營效率。如給汽車裝上導航儀等辦法，充分利用電子設備提高現有道路交通系統的運輸能力。目前，發達國家的交通主要是向智能化交通方向發展。適用于十字、丁字等交叉路口，由道路交通信號控制機控制，指導車輛和行人安全有序地通行。交通安全問題成為嚴重制約和諧社會建設的重要因素。目前全國 32 個百萬人口以上的大城市中，有 27 個城市的人均道路面積低于全國平均水平。全國大中城市普遍存在著道路擁擠、車輛堵塞、交通秩序混亂的現象。從上不難看出我國政府對 ITS 產業的高度重視和大力支持，以及社會各界對此的關注和積極參與。據則，應用智能交通系統后，可有效提高效能運輸效益，使交通擁擠降低 20%，延誤損失減少 1025%，車禍降低 5080%，油料消耗減少 30%。美國政府要求將 ITS 的發展與建設納入各級政府的基本投資計劃之中，大部分資金由聯邦、州和各級地方政府提供，也注重調動私營企業的投資積極性。目前正在進行 Telematic 的全面開發，計劃在全歐洲建立專門的交通（以道路交通為主）無線數據通信網，并正在開發先進的出行信息服務系統（ATIS ），車輛控制系統（AVCS），商業 4 / 28車輛運行系統（ACVO），電子收費系統等。通過課程設計，熟練掌握匯編語言的編程方法，將理論聯系到實踐中去，提高我們的動腦和動手的能力，提高我們的邏輯抽象能力。 本文的主要工作本文在 EDA 技術的基礎上，利用 FPGA 的相關知識設計了交通燈控制系統，可以根 5 / 28據實際情況對燈亮時間進行自由調整，整個設計系統通過 Max+PlusⅡ軟件進行了模擬仿真，并下載到 FPGA 器件中進行硬件的調試，驗證了設計的交通信號燈控制電路完全可以實現預定的功能，具有一定的實用性。系統上電時，編程信息就由外部傳入到這些存儲單元中， FPGA 就可以按照這些信息來形成內部的構造和連接，以實現所需要的功能。90 年代初 Lattice 首先推出了一種新型可編程邏輯器件———ISP—PLD（ In－SystemProgrammable PLD 在系統可編程邏輯器件），將原屬于編程器的寫入／擦除控制電路及高壓脈沖發生電路集成于 FPGA 中，這樣，在編程時就不必使用編程器，而且由于只需外加 5V 電壓，所以不必將 FPGA 從系統中取出，從而實現“在系統”編程。 FPGA 設計流程FPGA 設計人體分為設計輸入、綜合、功能仿真（前仿真）、實現、時序仿真（后仿真）、配置下載等六個步驟，設計流程如圖 所示。（2）設計綜合綜合，就是針對給定的電路實現功能和實現此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機進行優化處理，獲得一個能滿足上述要求的電路設計方案。如果設計模型較大，可以采用層次化方式進行綜合，先綜合下級模塊，后綜合上級模塊。自 IEEE 公布了 VHDL 的標準版本(IEEE std 10761987 標準)之后，各 EDA 公司相繼推出了自己的 VHDL 設計環境。VHDL 語言在硬件設計領域的作用將與 C 和 C++在軟件設計領域的作用一樣，在大規模數字系統的設計中，它將逐步取代如邏輯狀態表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數字系統設計領域中所有技術人員必須掌握的一種語言。對于一個電路模塊或者數字系統而言,定義了外部端口后,一旦內部功能算法完成后,其他系統可以直接依據外部端口調用該電路模塊或數字系統,而不必知道其內部結構和算法。一個設計可以有多個結構，分別代表該器件的不同實現方案。用戶可以構成一個包集合，用以存放常數、數據類型、函數和過程，該包集合經編譯后便自動加到WORK 庫中。（2）RTL 描述方式：RTL 是真正可以進行邏輯綜合的描述方式，它介于行為描述和結構描述之間。邏輯綜合與所使用的邏輯綜合工具有關，由邏輯綜合優化工具生成具體的門級邏輯電路的 EDIF（Electronic Design Interchange Format）網表。在 Max+plusⅡ上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環境，是設計者能方便地進行設計輸入、快速處理和器件編程。 Max+plusⅡ設計過程（1）設計流程使用 Max+plusⅡ軟件設計流程由以下幾部分組成。圖 是 Max+plusⅡ編譯設計主控界面，它顯示了 Max+plusⅡ自動設計的各主要處理環節和設計流程，包括設計輸入編輯、編譯網表提取、數據庫建立、邏輯綜合、