通信工程畢業(yè)設(shè)計-基于fpga的出租車計費系統(tǒng)的設(shè)計(存儲版)

　　

【正文】 ..................................................... 7 各個模塊設(shè)計 ............................................................................................................. 8 LCD 顯示設(shè)計 ................................................................................................... 8 電機驅(qū)動模塊設(shè)計 ........................................................................................ 12 主要功能模塊設(shè)計 ........................................................................................ 13 第 4 章 設(shè)計仿真驗證 .................................................................................. 20 LCD 驅(qū)動程序仿真 .................................................................................................... 20 電機調(diào)速程序仿真 ................................................................................................... 20 系統(tǒng)程序仿真 ........................................................................................................... 20 結(jié) 論 ............................................................................................................. 22 參考文獻 ......................................................................................................... 23 附 錄 ............................................................................................................. 24 致 謝 ............................................................................................................. 34 長沙學院畢業(yè)設(shè)計 (論文 ) 1 第 1 章 緒論 課題背景及目的 在我國社會經(jīng)濟的全面發(fā)展過程中，各大中小城市的出租車營運事業(yè)也迅速發(fā)展，出租車已經(jīng)成為人們?nèi)粘３鲂羞x擇較為普遍的交通工具。而基于現(xiàn)場可編程邏輯陣列 (FPGA)的出租車多功能計費器，采用硬件描述語言VerilogHDL 和邏輯綜合為基礎(chǔ)的自頂向下的電路設(shè)計方法，開發(fā)成本 低，周期短，可靠性高，功能升級方便，滿足了用戶的要求。可編程器件的邏輯功能描述一般分為原理圖描述和硬件語言描述，原理圖描述是一種直觀簡便的方法，它可以講現(xiàn) 長沙學院畢業(yè)設(shè)計 (論文 ) 2 有的小規(guī)模集成電路實現(xiàn)的功能直接用可編程器件來實現(xiàn)，而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡練。 本文的的基本框架為：在方案的論證和設(shè)計說明部分一章中，同時介紹了總體設(shè)計框架，并對各個部分進行了詳細說明。 90年代為電子系統(tǒng)設(shè)計自動化 (EDA)階段 [3]。據(jù)最新統(tǒng)計顯示，中國和印度正在成為電子設(shè)計自動化領(lǐng)域發(fā)展最快的兩個市場，年復合增長率分別達到了 50%和 30%。 FPGA 的基本特點主要有： （ 1）采用 FPGA 設(shè) 計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 硬件描述語言 VHDL簡介 VHDL 全名是 VeryHighSpeed Integrated Circuit Hardware Description Language(超高速集成電路硬件描述語言 ),誕生于 1982 年。除了含有許多具有硬件特 長沙學院畢業(yè)設(shè)計 (論文 ) 5 征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。 （ 3） 選擇目標芯片，具體芯片最好讓編譯器根據(jù)工程設(shè)計的實際情況自動選擇。這些都暴露了傳統(tǒng)計費器在靈活性和升級換代能力的天生不足 [8]。按下計費啟動鍵后利用電容的瞬間充電過程來清零上一次的計費數(shù)值，此后開始自動計費，按下計費停止鍵后計費終止，統(tǒng)計模塊自動執(zhí)行保存記錄。 MDLS 系列字符型 LCM 電路框圖如圖 所示。 其中： 1/D =1；數(shù)據(jù)讀、寫操作后， AC 自動增一； 1/D =0；數(shù)據(jù)讀、寫操作后， AC 自動減一； S =1；數(shù)據(jù)讀、寫操作后，畫面平移； S =1；數(shù)據(jù)讀、寫操作后 ，畫面不動。現(xiàn)在設(shè)車輪周長為 1米，則只要給驅(qū)動器一個 的頻率，于是得出 =，約為 200km/h。當車速低于 12km/h 時 low 端為高電平，此時將進入計時狀態(tài)，車速大于 12km/h 小于 180km/h 時 low 端為低電平， high 端也為低電平，進入計程狀態(tài)。 圖 計程模塊 計程計時選通模塊 計程計時選通模塊如下圖 所示，通過速度比較器的輸出信號給計程計時選通模塊的選通端 sel就可 以識別現(xiàn)在是應該要把計程的信號輸出給自動計費模塊還是把計時的信號輸出給自動計費模塊。 計費標準設(shè)定系統(tǒng) 由于受到油價影響，很多城市都推出了油價運價聯(lián)動機制。 （ 2） CHELUN：車輪大小設(shè)定模塊， 在 小節(jié)中有詳細說明。 up 和 down 為加減鍵， clk 為加減的快慢頻率，只要按住加鍵后就會自動加了， word 是顯示輸出端，經(jīng)過二進制轉(zhuǎn) BCD 碼后就可以在界面上顯示。 （ 10） DSHI：白天過 10 公里后加收費設(shè)定模塊， up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為加收 50%后的每公里價格輸出端給自動計費模塊，它的初始值設(shè)為 元 /km，每次可以加減 元進行設(shè)定，最大值為 元 /km。 D_N 是白天和深夜的判別信號， D D D3 、 N N N3 分別代表白天起步費、單位公里費、10 公里后的單位公里費、深夜起步費、單位公里費、 10 公里后的單位公里費。根據(jù)不同的需求輸出有 1Hz（給時鐘和加減等）、 2 Hz、 4 Hz、 15 Hz（按鍵掃描）、 61 Hz（再返回用來輸出標準的1Hz）、 2k Hz( 給 BCD 碼轉(zhuǎn)換模塊 )、 Hz（給步進電機驅(qū)動模塊）。基于 Flash 的 FPGA 可以提供加密、低功耗、上電工作、可重復編程的方案。 USE 。 END lcd。 else p=p+1。039。 if q=2 then rs=39。 rw=39。 D=00000110。 case t is when 00=D=10000000。 rw=39。 when 01100=D=a6。 when 10100=D=ae。 end if。 when 01101=D=b7。 when 10101=D=bf。 if t=3 then // 寫第三行 // case q is when 00110=D=c0。 when 01110=D=c8。 when 10110=D=cg。 when 00111=D=f1。 when 01101=D=f7。 end if。 when 10100=D=ce。 when 01100=D=c6。 end case。 when 10011=D=bd。 when 01011=D=b5。 when others =D=00100000。 when 10010=D=ac。 when 01010=D=a4。 if q5 then // 寫數(shù)據(jù) // rs=39。 if p=1 then t=t+1。 rw=39。 if q=3 then rs=39。 長沙學院畢業(yè)設(shè)計 (論文 ) 25 D=00111000。 end if。139。 f0,f1,f2,f3,f4,f5,f6,f7,f8,f9,fa,fb,fc,fd,fe,ff,fg,fh,fi,fj : IN STD_LOGIC_vector(7 downto 0) rs,rw,e : OUT STD_LOGIC。通過驗證證明了預期方案的可行性。 長沙學院畢業(yè)設(shè)計 (論文 ) 21 圖 計費系統(tǒng)時序仿真圖 長沙學院畢業(yè)設(shè)計 (論文 ) 22 結(jié) 論 FPGA 器件的成本越來越低， Actel 公司發(fā)布第三代的基于 Flash 的可編程邏輯方案。 SUM 為乘客數(shù)， ZE 為營運額總數(shù)。 up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為過 10 公里后加收 50%費用的每公里價格輸出端給自動計費模塊，它的初始值設(shè)為 元/km，每次可以加減 元進行設(shè)定，最大值為 元 /km。 （ 8） DSAN：白天每公里費用設(shè)定模塊， up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為每公里價格輸出端給自動計 費模塊，它的初始值設(shè)為 元 /km，每次可以加減 元進行設(shè)定，最大值為 元 /km。 clk 輸出自動變化的頻率給加減模塊，k 是累積端，累積 4 秒后不再發(fā)生變化，通過 XOR（異或）端，當加鍵或減鍵停止后則自動使 k 累積的值清零，這樣下次按下加鍵時就又從 1Hz 開始加了。通過自動加速模塊可以讓加減一開始加的慢，過了 4 秒后自動變快，一方面使得快速調(diào)到某個數(shù)值，另一方面又可以精確定位到某個數(shù)值，比較人性化。 車輪大小設(shè)定模塊 長沙學院畢業(yè)設(shè)計 (論文 ) 15 圖 車輪大小設(shè)定模塊 圖 為車輪大小設(shè)定模塊，根據(jù)調(diào)查現(xiàn)在的車租車車輪大小主要有以下幾種規(guī)格： 表 車輪直徑規(guī)格與每 km 轉(zhuǎn)的圈數(shù) 對應表 車輪直徑 50cm 52cm 54cm 56cm 58cm 60cm 圈數(shù) /km 當密碼正確后， pass 端為 1， setout 把設(shè)定的車輪大小數(shù)值送到計程模塊，計程模塊根據(jù)輪徑大小的不同，每 km 所轉(zhuǎn)圈數(shù)不同，自行調(diào)節(jié)計算。輸入端 P 為車輪大小的設(shè)定值，根據(jù)車輪直徑的不 長沙學院畢業(yè)設(shè)計 (論文 ) 1