數字時鐘設計報告-文庫吧在線文庫

　　

【正文】 IO47， IO44， IO46， IO45）可以對分進行設定；使鍵 7 為高電平，當鍵 6為低電平時；使用鍵（ IO49， IO42， IO48，IO43）和（ IO47， IO44， IO46， IO45）可以對時進行設定。 我能順利的完成 課程 設計，寫完 課程 設計論文。 在本次 課程 論文中，曾遇到過不少問題，如果單靠我個人的努力，很難按時完成的，在此，我衷心感謝我的指導老師，我學到了很多東西。 SET11:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 COMPONENT MINUTE 分元件的例化 PORT(CLKM,RESET,SET,MINH: IN STD_LOGIC。 END COMPONENT。 u2:MINUTE PORT MAP(RESET=RESET,SET=SETT,SET1=SET11,MINH=MINHH,MIN=MIN,CLKM=ENM,ENMIN=ENH)。 ENTITY SECOND IS 秒實體 PORT(CLK,RESET:IN STD_LOGIC。EVENT AND CLK=39。ensec=39。 USE 。139。EVENT AND CLKM=39。ENMIN=39。 USE 。THEN HOUR=00000000。139。 END。 END。 END。 報時語句，持續兩秒 ELSE ALARM=39。 USE 。 ELSE HOUR(3 DOWNTO 0)=HOUR(3 DOWNTO 0)+1。039。 HOUR:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0))。 END PROCESS。139。AND MINH=39。 MIN:BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)。 END PROCESS。139。 ARCHITECTURE A OF SECOND IS 秒結構體 BEGIN PROCESS(CLK,RESET) BEGIN IF RESET=39。 秒模塊 LIBRARY IEEE。 END COMPONENT。 END COMPONENT。 ARCHITECTURE ONE OF TOPCLOCK IS COMPONEN SECOND 秒元件的例化 PORT(CLK,RESET: IN STD_LOGIC。 11 USE 。這次 課程 設計論文，讓我認識到我缺少的很多。因此，將 EDA 技術應用于數字電路課程設計 10 必將成為今后數字電路實驗課程改革的新動向。 END。 END。 END。139。THEN HOUR=00000000。 USE 。ENMIN=39。EVENT AND CLKM=39。139。 USE 。ensec=39。EVENT AND CLK=39。 ENTITY SECOND IS 秒實體 PORT(CLK,RESET:IN STD_LOGIC。 二、 選擇方案 多功能數字鐘電路的設計總體方案，時鐘脈沖為 CLK和 CLK1，CLK=1Hz，對秒進行計數，當秒計數為 60 時，產生脈沖控制分，當分計數為 60 時對，產生脈沖控制時，當時計數為 23，分為 59，秒為59 時，下一脈沖來臨時則重新計時恢復為 00 時 00 分 00 秒，并且報時，時間為兩秒，報時頻率由 CLK1 控制。 USE 。139。 清零，驅動分模塊 ELSIF 進位語句 SEC(3 DOWNTO 0)=1001 THEN SEC(7 DOWNTO 4)=sec(7 DOWNTO 4)+1。 END。 ENMIN:OUT STD_LOGIC)。139。清零，驅動時模塊 ELSIF MIN(3 DOWNTO 0)=1001 THEN 進位語句 MIN(7 DOWNTO 4)=MIN(7 DOWNTO 4)+1。 END。 END。THEN HOUR=SET1。 END IF。 ENTITY ALARM1 IS 報時實體 PORT(RESET,CLK1:IN STD_LOGIC。039。當時間為整點時，蜂鳴器報時，時間持續 2 秒。我必需 感謝同學和老師們無私的幫助， 因為 是你們讓我感受到團結的力量，更讓我學會了更多的知識，在這里真誠的感謝你們！ 回顧總結，通過此次 課程 設計論文，讓我學到了許多，不止是一些新的理論知識和具體的動手實踐。知道老師認真負責的工作態度，嚴謹的治學精神和深厚的理論水平都使我獲益非淺。 ALARM:OUT STD_L