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非同步電路設計(完整版)

2025-10-23 14:56上一頁面

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【正文】 S LO Wabcacabbcabcacabbc (s low ) 14. (6%)Draw Karnaugh maps to explain static1 hazard and dynamic10 hazard. (pp95) (1) static1 hazard 如果 state 依照 12,13,15,14 的順序來走，則 state 14 的 output 邏輯值應該維持在 1，但實際上由於 15 的 1 是由 d 的值通過 OR gate 得來，而 14 的 1 是由 bamp。 (b) Input/output mode：只要 input 與 output 的值是 stable 狀態， environment 就可以更改一個以上的 input 值，而不必在意內部是否處於 stable 狀態。 Cabcabc5. (5%)Design a bundleddata arbitrating Merge.(514) ARBMERGExyx r e qMUTEXCz r e qCG xG yF xF yzx a c ky r e qy a c kz a c kxyzF yF x6. (3%)Draw a 2input OR in dualrail PLA notation.(525) CCa . fa . tCCb . fb . tz . fz . tabza . t a . fb . fb . tCCCCz . t z . f7. (8%)Design adders without/with Generate and Kill in dualrail PLA notation and pare them in speed.(526) 左邊是沒有 Generate 與 Kill 的電路，右邊是有 Generate 與 Kill 的電路，在 ripple carry adder 中速度的瓶頸在於 carry的傳遞，現在如果有設計 Generate與 Kill 的 adder 有機會可以在後面的 carry還沒傳遞上來時便決定自身的 carry給下一級，所以速度較快。 13. (5%)Explain th hazard in f=ab + bc + ca. How to solve it?(613) 在此電路如果三個 AND gate 之中有一個的速度特別慢，例如 bc 的 AND gate特別慢，則在上面的 signal transition 中會因為 bc 的 true 太慢形成而導致 c 的訊號形成一個 glitch。 BROAD EXTENDED EARLY EARLY LATE weak strong 20. (4%)Explain the semidecoupled latch controller. (pp120) 原本的 latch必須在下一級的 handshake完成之後才可 latch住資料，而 semidecoupled latch contr

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