通信工程畢業設計-基于fpga的出租車計費系統的設計(完整版)

　　

【正文】 制就可以成功的顯示字符。 LCD 顯示模塊包括 LCD 驅動部分、 LCD 選通部分、 LCD 譯碼部分、二進制轉 BCD 碼部分，最終界面上會顯示時鐘、車速、等待時間、行駛路程、橋路費或電調費、總費用、開始計費和停止、參數設定菜單以及營運額統計等。 傳統計費器的不足可以體現在以下幾點： （ 1）產品更新周期長 （ 2）計價方式的不靈活 （ 3）顯示方式的不靈活 考慮到目前出租車行業 迅猛發展的趨勢以及對計費器更高的靈活性要求，本設計希望嘗試一些新的方法來予以解決。 （ 4） 第三方 EDA 工具設定，包括設計輸入與綜合工具、仿真工具、時序分析工具等，默認為 Quartus II 自帶的仿真器、綜合器以及時序分析器。VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分 ,及端口 )和內部（或稱不可視部分），既涉及實 體的內部功能和算法完成部分。 1987 年 底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言。 加電時， FPGA 芯片將 EPROM 中數據讀入片內編程 RAM 中，配置完成后， FPGA 進入工作狀態。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 EDA 技術發展迅猛，完全可以用日新月異來描述。 中國 EDA市場已漸趨成熟，不過大部分設計工程師面向的是 PC 主板和小型 ASIC 領域，僅有小部分（約 11%）的設計人員 開 發復雜的片上系統器件。在計費系統的實現一章中，介紹了計費系統的相關外圍電路，使系統更完善。而語言描述可以精確和簡練地 表示電路的邏輯功能，現在可編程器件的設計過程中廣泛使用。該系統在不改變硬件電路的前提下，具有可以重構系統的功能；采用完全相同電路結構，只要根據各地區的要求在 VerilogHDL 程序中設置各參數，就可以適應各地區出租車不同計費標準的需要，還可以根據各地區需求增加其他功能 [1]。出租車計價器是出租車營運收費的專用智能化儀表，是出租車市場規范化 、標準化以及減少司機與乘客之間發生糾紛的重要設備。長 沙 學 院 CHANGSHA UNIVERSITY 畢業設計 資料 設計 題目： 基于 FPGA 的出租車 計費系統的設計 系 部： 電子與通信工程系 專 業： 通信工程 學 生 姓 名： 班 級： 一班 指導教師姓名： 職稱 副教授 最終評定成績 長沙學院教務處 二○○九年五月制 目 錄 第一部分 設計說明書 一、設計說明書 第二部分 外文資料翻譯 一、外文資料原文 二、外文資料翻譯 第三部分 過程管理資料 一、 畢業設計課題任 務書 二、 本科畢業設計開題報告 三、 本科畢業設計中期報告 四、 畢業設計指導教師評閱表 五、 畢業設計評閱教師評閱表 六、 畢業設計答辯評審表 20 09 屆 本科生畢業設計資料 第一部分 設計說明書 （ 20 09 屆） 本科生畢業設計說明書 基于 FPGA 的出租車計費系統的設計 系 部： 電子與通信工程系 專 業： 通信工程 學 生 姓 名： 班 級： 一班 學號 指導教師姓名： 職稱 副教授 最終評定成績 2021 年 6 月 長沙學院本科生畢業設計 基于 FPGA 的出租車計費系統的設計 系 （部）： 電子與通信工程系 專 業： 通信工程 學 號： 學生姓 名： 指導教 師： 副教授 2021 年 6 月 長沙學院畢業設計 (論文 ) I 摘 要 隨著 EDA技術的高速發展，電子系統的設計技術和工具發生了深刻的變化，大規模可編程邏輯器件 CPLD/FPGA 的出現，給設計人員帶來了諸多方便。一種功能完備、簡單易用、計量準確的出租車計價器是加強出租車行業管理、提高服務質量的必備品。 國內外研究狀況 從國內外的各種研究方法來看，實現出租車計費系統總共有三種方案。常用的硬件描述語言有 ABEL、 VHDL語言等，其中 VHDL 語言是一種行為描述語言，其編程結構類似于計算機中的 C 語言，在描述復雜邏輯設計時，非常簡潔，具有很強的邏輯描述和仿真能力，是未來硬件設計語言的主流。 長沙學院畢業設計 (論文 ) 3 第 2 章 設計相關工具簡介 EDA 簡介 電子設計技術的核心就是 EDA 技術， EDA 是指以計算機為工作 臺，融合應用電子技術、計算機技術、智能化技術最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進行三方面的設計工作，即 IC 設計、電子電路設計和 PCB 設計。為了與臺灣和美國的設計工程師形成更有力的競爭，中國的設計隊伍有必要購入一些最新的 EDA 技術。 EDA 技術的應用廣泛，現在已涉及到各行各業。 （ 3） FPGA 內部有豐富的觸發器和 I／ O 引腳。掉電后， FPGA 恢復成白片，內部邏輯關系消失，因此， FPGA 能夠反復使用。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設計環境，或宣布自己的設計工具可以和 VHDL 接口。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個實體。 （ 5） 最后一步系統將整體工程的各項參數和設置總結并顯示出來，這時即可完成工程的創建 [7]。 （ 1）利用 FPGA 取代 MCU （ 2）利用 LCD 取代 LED （ 3）增加計價標準設定功能 長沙學院畢業設計 (論文 ) 7 設計原理 出租車計費方式 由于各地出租車計價情況的不同，本設計主要依據上海市出租車計價情況作為參考依據。 下面是基于 FPGA 的出租車計費器的系統設計框圖和系統模塊框圖： 長沙學院畢業設計 (論文 ) 8 圖 出租車計費系統設計框圖 電 動 機 控制 模 塊車 輪 大小 設 定模 塊車 速 比 較器 模 塊計 程計 時顯 示 輸出 模 塊計 時 計 程選 通 模 塊計 費 標 準設 定 模 塊計費總額統 計車 速計 程計 時顯 示顯 示 圖 出租車計費系統模塊框圖 各個模塊 設計 LCD 顯示設計 LCD 的模塊框圖如 下圖 所示。這 6條控制指令為： （ 1）功能設置 表 功能設置 功能：工作方式設置（初始化指令）。 N=0，一行顯示 A6~A0=0~4FH。下面是 VHDL 編寫的模塊框圖，如圖 所示。當速度低于 12km/h 時計時模塊啟動。 圖 計程計時選通模塊 計程計時顯示輸出模塊 圖 計程計時顯示輸出模塊 圖 為計程計時顯示輸出模塊， LCD 顯示屏上會顯示 0到 999km 的路程和 0 到99min 的時間。我設計的計費標準設定系統包括了：白天的起步費設定、每公里價格設定、超出 10 公里后的加收設定，以及深夜的對應與上面三項的加收設定、低速時的時間設定，車輪大小設定、密碼保護設定，總共 9 項參數可以設定，可以說相當全面和靈活。 （ 4） SETMUX：設置按鍵選通模塊，為了減少出租車計費器上的按鍵，為它做了一個按鍵選通模塊。 （ 7） SETMIN：計時時間設定模塊，根據標準當車速低于 12km/h 時，不計路程，計時間。 up和 down 為加減鍵， clk 為加減的快慢頻率， ds 為每公里價格輸出端給自動計費模塊，它的初始值設為 元 /km，每次可以加減 元進行設定，最大值為 元 /km。 jfout 把計算 值輸出給總額計算端。當 rs為高電平， e為下降沿時開始寫數據給 DDRAM。未來基于 FPGA 平臺的出租車計費器會有更低的成本、更小的體積、更安全、更精確和多功能。 ENTITY lcd IS PORT ( clk : IN STD_LOGIC。 SIGNAL q : STD_LOGIC_vector(4 downto 0)。 IF p=0 then e=39。 if q=1 then rs=39。 rw=39。 D=00001110。 if q=5 then rs=39。 // 第二行首地址 // when 10=D=10010100。 if t=1 then // 寫第一行 // case q is when 00110=D=a0。 長沙學院畢業設計 (論文 ) 26 when 01110=D=a8。 when 10110=D=ag。 when 00111=D=b1。 when 01111=D=b9。 when 10111=D=bh。 when 01000=D=c2。 when 10000=D=ca。 when 11000=D=ci。 when 01001=D=f3。 when 01011=D=f5。 when others =D=00100000。 when 10010=D=cc。 when 01010=D=c4。 when 11001=D=bj。 when 10001=D=bb。 when 01001=D=b3。 when 11000=D=ai。 when 10000=D=aa。 when 01000=D=a2。 // 第四行首地址 // end case。 rw=39。 if q=4 then rs=39。