計算機組成原理課程設計說明書(更新版)

　　

【正文】 ddr非負條件轉移指令（JNS）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼 地址addr無條件轉移指令（JMP）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼 地址addr3) MOV指令MOV指令格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼 Rd立即數im4) 相加指令相加指令（ADD）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼RsRd5) 有符號乘法指令乘法指令（IMUL）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼Rd6) 加1指令加1指令（INC）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼Rd7) 減1指令減1指令（DEC）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼Rd8) 相與指令相與指令（AND）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼Rd9) 字符串存儲指令乘法指令（STO）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼Rs地址addr10) 字符串存儲指令乘法指令（STOI）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼RsRd11) 取數指令取數指令（LAD）格式：15 14 13 1211 109 87 6 5 4 3 2 1 0操作碼RsRd指令系統表：指令助記符 指令格式 功能 1512 11 10 9 8 70 IN1 Rd 0001 Rd 輸入設備→Rd MOV Rd,im 0010 Rd im 立即數→Rd LAD (Rs),Rd 0011 Rs Rd ((Rs))→Rd ADD Rs,Rd0100RsRd(Rs)+(Rd)→RdINC Rd 0101 Rd (Rd)+1→Rd DEC Rd 0110 Rd (Rd)1→Rd JNZ addr 0111 addr 若不等，則addr→PC STO Rs,addr 1000 Rs addr (Rs)→addr JMP addr 1001 addr addr→PC OUT1 Rs 1010 Rs (Rs)→輸出設備 STOI Rs,(Rd) 1011 Rs Rd (Rs)→(Rd) IMUL Rd,Rd1100Rd(Rd) (Rd)→RdAND Rd,Rd1101Rd(Rd) ∧(Rd)→RdJNS addr1110addr若不為正，則addr→PC 其中，對源寄存器Rs與目的寄存器Rd的規定如下：Rs或Rd選定的寄存器00R001R110R211R3模型機規定數據的表示采用定點整數補碼表示，單字長為8位，其格式如下： 76 5 4 3 2 1 0符號位尾數 時序產生電路的設計TTTT4與CLR、Q之間的關系圖如圖 1所示。說明：① 5個有符號數從外部輸入；② 一定要使用符號位（比如說SF），并且要使用負的時候轉移（比如說JS）或不為負的時候轉移（比如說JNS）指令；③ 采用三數據總線結構的運算器，采用RAM，先將輸入數據依次存放在RAM的某一連續的存儲區域內，再依次讀出判斷是否為負數，若為負數再求其平方和。由于微地址寄存器中的觸發器異步置“1”端低電平有效，與181。T4SE3=I14USE 。ARCHITECTURE A OF ALU ISSIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BB=Y。 END IF。 IF(XY) THEN SF=39。 ELSE SF=39。139。139。 AND S0=39。 ELSE ZF=39。039。 END IF。 ALUOUT=TEMP。139。139。 IF (TEMP=10000000 OR TEMP=00000000) THEN ZF=39。 END IF。END MUX4_1。 AND I10=39。 ELSE X=R3。 W: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 PROCESS(SEL) BEGIN IF(SEL=01111)THEN W=SW。END A。EVENT AND LDPSW=39。 地址轉移邏輯ADDRLIBRARY IEEE。 SE4=NOT ( I15 AND P1 AND T4)。USE 。ARCHITECTURE A OF MCOMMAND ISSIGNAL DATAOUT:STD_LOGIC_VECTOR(20 DOWNTO 0)。 LDAR=DATAOUT(18) AND T3。 ALU_B=DATAOUT(10)。 P1=DATAOUT(2)。USE 。039。EVENT AND T2=39。USE 。 D(1)=UA1。USE 。 WHEN 000010 = DATAOUT=100010100011111110000000000。 WHEN 001010 = DATAOUT=100000000011011111000000000。 WHEN 100000 = DATAOUT=010000100011111110000000000。 控制存儲器CONROM電路圖如圖 13所示：圖 13l ROM芯片的設計VHDL源程序：LIBRARY IEEE。ARCHITECTURE A OF ROM ISBEGIN DOUT=0010000100010001 WHEN ADDR=00000000 AND CS_I=39。 ELSE 0101000100000000 WHEN ADDR=00000100 AND CS_I=39。 ELSE 0010000100010001 WHEN ADDR=00001000 AND CS_I=39。 ELSE 1101111100000000 WHEN ADDR=00001100 AND CS_I=39。 ELSE 0110001000000000 WHEN ADDR=00010000 AND CS_I=39。 ELSE 1001000000010011 WHEN ADDR=00010100 AND CS_I=39。ENTITY PC ISPORT(LOAD,LDPC,CLR:IN STD_LOGIC。ELSIF(LDPC39。END IF。ENTITY RAM IS PORT( RD_D,CS_D:IN STD_LOGIC。EVENT AND CS_D=39。 END PROCESS。ARCHITECTURE A OF FEN2 ISBEGIN PROCESS BEGIN IF(LED_B=39。USE 。039。 ELSIF(CLK39。 END PROCESS。6 故障現象和故障分析在進行課程設計的時候，遇到了很多問題，出現了故障，以下是我在課程設計出現的故障現象以及故障分析及解決：（1） 在進行波形仿真圖分析的時候，我把INBUS即全部輸入FF的時候，沒有得出結果，并且OP一直在01到07之間不斷重復，R1一直從11遞減，R0一直為00，R3一直為00，R2則出現05，FF，04，FF….,這時我意識到它正在進行死循環。039。7 心得體會在這次課程設計中，我確實學到了很多東西。參考文獻[1] 陳智勇，周向紅，.[M].西安：西安電子科技大學出版社，2006：1~111.