畢業論文基于fpga的學校打鈴器設計(更新版)

　　

【正文】 10101 = Q_Y=39。WHEN 0001011100000000 = Q_Y=39。WHEN 0001011000000101 = Q_Y=39。PROCESS(QTIME) BEGIN IF K3=39。 Q_MB: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 WHEN (QH_A=HARM_A) AND (QM_A=MARM_A) AND (QH_B=HARM_B) AND (QM_B=MARM_B) ELSE 39。HARM_B: IN INTEGER RANGE 0 TO 9。END a。 END IF。 Q_tmphb:=Q_tmphb+1。 ELSIF up_key39。 VARIABLE Q_tmpha: INTEGER RANGE 0 TO 9。ENTITY ctrl_memo ISPORT( reset,k1,up_key: IN STD_LOGIC。039。use 。else sh=0000。event and clk=39。sh:buffer std_logic_vector(3 downto 0)。min0=t0。elset1:=0000。 thenif clr=39。entity MINUTE isport(clk,clr:in std_logic。end if。elsif t01001 thent0:=t0+1。 thent1:=0000。use 。event and clk=39。 end process。039。 co:out std_logic)。 else cqi=cqi+1。 when cqi=50e3 and clk=39。（4）library ieee。event and clk=39。Architecture art of t200 issignal cqi : integer range 1 to 200。 end if。else 39。entity t5 is port( clk :in std_logic。then if cqi=25000 then cqi=1。139。另外，在本設計的基礎上還可以進行一系列的創新，比如增加音樂報警的功能，取代稍有刺耳的蜂鳴聲，會使用戶在實際應用中多一份樂趣，還可以加入遙控功能、語音識別等等，相信隨著電子技術的發展，打鈴器的功能會更加多樣化，滿足人們的各種需要，為人們以后的工作和生活提供更多的方便。總的來說，通過這次的設計實驗更進一步地增強了實驗的動手能力，對打鈴器的工作原理也有了更加透徹的理解。圖32 實際測試圖二如圖33所示為實際測試圖三。此直流電壓經過LM7805的穩壓和C3的濾波便在穩壓電源的輸出端產生了精度高、穩定度好的直流輸出電壓。由于按鍵電路比較簡單，在此主要介紹按鍵各自完成的功能。一般每一位的顯示時間為1~10ms。當發光二極管導通時，相應的一個點或一個筆畫發光。設定時鐘時間為21點34分52秒，定時時間為12點整；當K2為高電平時，模塊輸出為時鐘時間21點34分52秒；當K2為低電平時，模塊輸出為定時時間十二點整。給clk接入一定脈沖，speaktime為一秒，當Q_Y為高電平時，伴隨時鐘脈沖下一個周期的到來，q_20s由低電平變為高電平，高電平持續時間與時鐘脈沖的一個周期相等，實際測試時，時鐘脈沖為1Hz的秒信號，所以報警時長為1s；當設定speaktime為15秒時，q_20s伴隨時鐘脈沖下一個周期的到來，由低電平變為高電平，持續時間與時鐘脈沖的15個周期相等，可實現15s的報警時長。其中Reset為復位端，低電平有效；up_key為調節報警時間的按鍵，時長可從一秒調至十五秒，連接按鍵模塊；speaktime[3..0]為報警時長的輸出，連接蜂鳴器發生模塊的輸入端。模塊包括作息選擇和時間比較部分，其設計思路為：通過k3進行春夏作息時間選擇，將時鐘的時高位、時低位、分高位、若相等，則Q_Y輸出高電平，否則輸出低電平。設計思路為：將鬧鐘設定的時間與及時模塊的時間分別比較，即時高位、時低位、分高位、分低位分別進行比較，若時間相等，則輸出高電平，輸出信號與1Hz時鐘信號相與，獲得的信號接蜂鳴器，可實現時隔一秒報警一次，報警時長為一秒。圖219 鬧鐘模塊總體設計框圖如圖219所示為鬧鐘模塊總體設計框圖。圖216 時計數模塊波形仿真圖時計數模塊波形仿真圖如圖216所示。圖29 秒計數模塊符號圖如圖2211所示分別為秒計數模塊RTL圖及波形仿真圖。圖26 消抖模塊符號圖本設計的按鍵消抖模塊內部電路相當于一個D觸發器，如圖27所示為消抖模塊RTL圖。絕大多數按鍵都是機械式開關結構，由于機械式開關的核心部件為彈性金屬簧片，因而在開關切換的瞬間會在接觸點出現來回彈跳的現象，雖然只是進行了一次按鍵，結果在按鍵信號穩定的前后出現了多個脈沖[9]。如圖23所示為分頻模塊連接圖。計數器的輸出分別經譯碼器送數碼管顯示。這種設計方法可使得系統的集成度提高，抗干擾能力也相應提高。第二章 系統方案設計方案一：采用通用數字器件來設計。HDL是用形式化的方法描述數字電路和設計數字邏輯系統的語言。其設計流程包括設計輸入、編譯、仿真與定時分析、編程與驗證。如今，FPGA期間已經成為當前主流的可編程邏輯器件之一。 FPGA的發展歷程作為一種可編程邏輯器件，現場可編程門陣列（Field Programmable Gate Array，FPGA）的出現是PLD發展變化的必然，他的出現推動著可編程邏輯器件的進一步發展。本設計將借助EDA技術，完成基于FPGA器件的學校打鈴器的設計。自古以來教育就已經成為社會生活中必不可少的一部分，隨著教育體系的逐漸完善，定時提醒上下課時間的工具也尤為重要，不僅是學校中，在工廠、辦公室等任何需要時間提醒的場合，打鈴器都擁有舉足輕重的位置，尤其是進入現代化社會以后，準確、方便的多功能打鈴器便具有獨特的研究意義。因此我們需要一個定時系統來提醒這些忙碌的人。系統主芯片采用美國Altera公司的EP3C40F484I7器件，由時鐘模塊、控制模塊、鬧鐘模塊、定時模塊、數據譯碼模塊、顯示以及報時等模塊組成，由按鍵進行時鐘的校時、清零、啟停等。系統運行穩定，設計方法可行。多功能數字鐘不管在性能還是在樣式上都發生了質的變化，學校打鈴器就是以時鐘為基礎的，在平時校園生活中是必不可少的工具。支撐信息電子產品高速發展的基礎就是微電子制造工藝水平的提高和電子產品設計開發技術的發展。同時，借助于開發設計平臺，可以進行系統的仿真和硬件測試等。它的應用不僅簡化了電路設計，降低了成本，提高了系統的可靠性，而且給數字系統的設計方式帶來了革命性的變化，其結構和工藝的變化經歷了一個不斷發展的過程。 FPGA的優點概括地說，FPGA器件具有下列優點：高密度、高速度、系列化、標準化、小型化、多功能、低功耗、低成本，設計靈活方便，可無限次反復編程，并可現場模擬調試驗證。設計完成后需要進行仿真，可以測試設計的邏輯功能和延時特性。在目前的工程設計中被廣泛使用。由于計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩定。本設計內容為基于FPGA的學校打鈴器，控制器底層模塊采用硬件描述語言設計，頂層模塊設計方法采用原理圖方式；打鈴器具有計時功能，能對時、分、秒正常計時和顯示；又具有定時打鈴功能，當設定的打鈴時間與學校上下課時間點相同時打鈴；并且計時時間、定時時間、打鈴時長（1S~15S內）自由設置和調整，其數據信息通過數碼管或LCD顯示。譯碼顯示電路由七段譯碼器完成，顯示由數碼管構成。圖23 分頻模塊連接圖現以5分頻為例進行仿真，當時鐘到第五個上升沿時，輸出由“0”變為“1”，下降沿時又由“1”變為“0”，產生一個脈沖。在本設計初期完成后，下載程序測試時，撥動按鍵或者按下按鍵時顯示出現異常，這就需要加入按鍵消抖模塊。而按鍵產生抖動的時間大約2ms到10ms，所以一旦計數完成，抖動已經過去，不會發生重鍵現象了，這樣就去除了抖動。輸入端口clr是分計數模塊的清零信號，也是整個數字中的使能信號，低電平有效； clk是秒脈沖輸入端口輸出端口；min0[3..0]是分計時的低位，min1[3..0]是分計時的高位；co端口是進位輸出端口，接時計數的clk作為時鐘輸入，當秒計數到59時輸出高電平，其它時候輸出低電平。本設計的調時模塊類似于二選一數據選擇器，輸入端口key是調時模塊的調時開關，當為高電平是輸出a的數據，當為低電平時輸出b的數據；a端接上一個計時模塊的進位輸出；b端接分頻器的輸出時鐘脈沖；c為模塊的輸出，作為計時模塊的輸入時鐘。如圖2221所示分別為定時模塊符號圖及RTL圖。圖224 比較模塊符號圖如圖225所示為比較模塊波形仿真圖。圖228 打鈴模塊波形仿真圖如圖228所示為打鈴模塊波形仿真圖。圖231 報警時長設定模塊波形仿真圖如圖232所示為蜂鳴器電路。如圖236所示為時間切換模塊設計框圖。雖然在同一時刻只有一位顯示器在工作（點亮），但利用人眼的視覺暫留效應和發光二極管熄滅時的余輝效應，看到的卻是多個字符“同時”顯示。圖239 七段數碼管結構如圖240所示為數碼管顯示連接圖。由分頻模塊提供，數碼管顯示時、分和秒，以及報警時間。如圖243所示為按鍵介紹圖。三端穩壓器是一種標準化、系列化的通用線性穩壓電源集成電路，以其體積小、成本低、性能好、工作可靠性高、使用簡捷方便等特點，成為目前穩壓電源中應用最為廣泛的一種單片式集成穩壓器件[14]。測試說明，最終結果與預期效果基本一致，時、分、秒能夠正常計數并可調節時間，學校上下課時間打鈴功能正常，并且可以通過按鍵調整作息時間以及報警時長。在對學校打零時間設置及更改的問題上，一開始想通過ROM實現，但思考之后還是采用了通過程序實現的方法，因為ROM只能讀不能寫。entity fenpin25k is port( clk :in std_logic。else 39。 end if。Architecture art of t5 issignal cqi : integer range 1 to 5。event and clk=39。（3）library ieee。 when cqi=200 and clk=39。 else cqi=cqi+1。 co:out std_logic)。039。 end process。beginco=39。139。use 。end if。 co:out std_logic)。event and cp=39。elset1:=0000。end process。end MINUTE。139。end if。（3）時計數模塊library ieee。architecture bhv of sh24 isbeginprocess(clk,clr)beginif (clr=39。sl=0000。end if。entity mux2to1 isport( key: in std_logic。 end if。“時”低位 Q_minueb:OUT INTEGER RANGE 0 TO 9。039。 THEN IF k1=39。 else IF Q_tmpmb=5 AND Q_tmpma=9 THEN Q_tmpmb:=0。 Q_hourb=Q_tmphb。ENTITY BIJIAOQI ISPORT( CLk0: IN STD_LOGIC。END BIJIAOQI。LIBRARY ieee。ARCHITECTURE a OF COMP_TIME IS SIGNAL QTIME:STD_LOGIC_VECTOR(15 DOWNTO 0)。139。139。139。139。139。139。ELSE CASE QTIME IS WHEN 0000100000110000 = Q_Y=39。 WHEN 0000100100100101 = Q_Y=39。 WHEN 0001000000100000 = Q_Y=39。 WHEN 0001000100010101 = Q_Y=39。 WHEN 0001010000000000 = Q_Y=39。 WHEN 0001010001010101 = Q_Y=39。 END CASE。END ctrl_s。 THEN IF Q_tmpma15 THEN Q_tmpma:=Q_tmpma+1。 USE 。139。039。END a。QH_ARM_B: IN INTEGER RANGE 0 TO 9。 ELSE QH_ARM_A。139。END a。 fh:in std_logic_vector(3 downto 0)。signal sel:std_logic_vector(7 downto 0)。 case temp iswhen 111 =num:=speaktimeh(3 downto 0)。when 011 =num:=fh(3 downto 0)