畢業論文基于fpga的學校打鈴器設計(專業版)

　　

【正文】 when 011 =num:=fh(3 downto 0)。signal sel:std_logic_vector(7 downto 0)。END a。 ELSE QH_ARM_A。END a。139。 THEN IF Q_tmpma15 THEN Q_tmpma:=Q_tmpma+1。 END CASE。 WHEN 0001010000000000 = Q_Y=39。 WHEN 0001000000100000 = Q_Y=39。ELSE CASE QTIME IS WHEN 0000100000110000 = Q_Y=39。139。139。139。LIBRARY ieee。ENTITY BIJIAOQI ISPORT( CLk0: IN STD_LOGIC。 else IF Q_tmpmb=5 AND Q_tmpma=9 THEN Q_tmpmb:=0。039。 end if。end if。architecture bhv of sh24 isbeginprocess(clk,clr)beginif (clr=39。end if。end MINUTE。elset1:=0000。 co:out std_logic)。use 。beginco=39。039。 else cqi=cqi+1。（3）library ieee。Architecture art of t5 issignal cqi : integer range 1 to 5。else 39。在對學校打零時間設置及更改的問題上，一開始想通過ROM實現，但思考之后還是采用了通過程序實現的方法，因為ROM只能讀不能寫。三端穩壓器是一種標準化、系列化的通用線性穩壓電源集成電路，以其體積小、成本低、性能好、工作可靠性高、使用簡捷方便等特點，成為目前穩壓電源中應用最為廣泛的一種單片式集成穩壓器件[14]。由分頻模塊提供，數碼管顯示時、分和秒，以及報警時間。雖然在同一時刻只有一位顯示器在工作（點亮），但利用人眼的視覺暫留效應和發光二極管熄滅時的余輝效應，看到的卻是多個字符“同時”顯示。圖231 報警時長設定模塊波形仿真圖如圖232所示為蜂鳴器電路。圖224 比較模塊符號圖如圖225所示為比較模塊波形仿真圖。本設計的調時模塊類似于二選一數據選擇器，輸入端口key是調時模塊的調時開關，當為高電平是輸出a的數據，當為低電平時輸出b的數據；a端接上一個計時模塊的進位輸出；b端接分頻器的輸出時鐘脈沖；c為模塊的輸出，作為計時模塊的輸入時鐘。而按鍵產生抖動的時間大約2ms到10ms，所以一旦計數完成，抖動已經過去，不會發生重鍵現象了，這樣就去除了抖動。圖23 分頻模塊連接圖現以5分頻為例進行仿真，當時鐘到第五個上升沿時，輸出由“0”變為“1”，下降沿時又由“1”變為“0”，產生一個脈沖。本設計內容為基于FPGA的學校打鈴器，控制器底層模塊采用硬件描述語言設計，頂層模塊設計方法采用原理圖方式；打鈴器具有計時功能，能對時、分、秒正常計時和顯示；又具有定時打鈴功能，當設定的打鈴時間與學校上下課時間點相同時打鈴；并且計時時間、定時時間、打鈴時長（1S~15S內）自由設置和調整，其數據信息通過數碼管或LCD顯示。在目前的工程設計中被廣泛使用。 FPGA的優點概括地說，FPGA器件具有下列優點：高密度、高速度、系列化、標準化、小型化、多功能、低功耗、低成本，設計靈活方便，可無限次反復編程，并可現場模擬調試驗證。同時，借助于開發設計平臺，可以進行系統的仿真和硬件測試等。多功能數字鐘不管在性能還是在樣式上都發生了質的變化，學校打鈴器就是以時鐘為基礎的，在平時校園生活中是必不可少的工具。系統主芯片采用美國Altera公司的EP3C40F484I7器件，由時鐘模塊、控制模塊、鬧鐘模塊、定時模塊、數據譯碼模塊、顯示以及報時等模塊組成，由按鍵進行時鐘的校時、清零、啟停等。自古以來教育就已經成為社會生活中必不可少的一部分，隨著教育體系的逐漸完善，定時提醒上下課時間的工具也尤為重要，不僅是學校中，在工廠、辦公室等任何需要時間提醒的場合，打鈴器都擁有舉足輕重的位置，尤其是進入現代化社會以后，準確、方便的多功能打鈴器便具有獨特的研究意義。 FPGA的發展歷程作為一種可編程邏輯器件，現場可編程門陣列（Field Programmable Gate Array，FPGA）的出現是PLD發展變化的必然，他的出現推動著可編程邏輯器件的進一步發展。其設計流程包括設計輸入、編譯、仿真與定時分析、編程與驗證。第二章 系統方案設計方案一：采用通用數字器件來設計。計數器的輸出分別經譯碼器送數碼管顯示。絕大多數按鍵都是機械式開關結構，由于機械式開關的核心部件為彈性金屬簧片，因而在開關切換的瞬間會在接觸點出現來回彈跳的現象，雖然只是進行了一次按鍵，結果在按鍵信號穩定的前后出現了多個脈沖[9]。圖29 秒計數模塊符號圖如圖2211所示分別為秒計數模塊RTL圖及波形仿真圖。圖219 鬧鐘模塊總體設計框圖如圖219所示為鬧鐘模塊總體設計框圖。模塊包括作息選擇和時間比較部分，其設計思路為：通過k3進行春夏作息時間選擇，將時鐘的時高位、時低位、分高位、若相等，則Q_Y輸出高電平，否則輸出低電平。給clk接入一定脈沖，speaktime為一秒，當Q_Y為高電平時，伴隨時鐘脈沖下一個周期的到來，q_20s由低電平變為高電平，高電平持續時間與時鐘脈沖的一個周期相等，實際測試時，時鐘脈沖為1Hz的秒信號，所以報警時長為1s；當設定speaktime為15秒時，q_20s伴隨時鐘脈沖下一個周期的到來，由低電平變為高電平，持續時間與時鐘脈沖的15個周期相等，可實現15s的報警時長。當發光二極管導通時，相應的一個點或一個筆畫發光。由于按鍵電路比較簡單，在此主要介紹按鍵各自完成的功能。圖32 實際測試圖二如圖33所示為實際測試圖三。另外，在本設計的基礎上還可以進行一系列的創新，比如增加音樂報警的功能，取代稍有刺耳的蜂鳴聲，會使用戶在實際應用中多一份樂趣，還可以加入遙控功能、語音識別等等，相信隨著電子技術的發展，打鈴器的功能會更加多樣化，滿足人們的各種需要，為人們以后的工作和生活提供更多的方便。then if cqi=25000 then cqi=1。else 39。Architecture art of t200 issignal cqi : integer range 1 to 200。（4）library ieee。 else cqi=cqi+1。039。event and clk=39。 thent1:=0000。end if。 thenif clr=39。min0=t0。event and clk=39。use 。ENTITY ctrl_memo ISPORT( reset,k1,up_key: IN STD_LOGIC。 ELSIF up_key39。 END IF。HARM_B: IN INTEGER RANGE 0 TO 9。 Q_MB: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。WHEN 0001011000000101 = Q_Y=39。WHEN 0001100100010101 = Q_Y=39。WHEN 0010000100000000 = Q_Y=39。139。139。139。 USE 。 END PROCESS 。139。QSBI,QMBI:IN INTEGER RANGE 0 TO 9。139。 speaktimeh,speaktimel,sl:in std_logic_vector(3 downto 0)。 ) then if temp=7 then temp=000。sel=11111101。sel=10111111。 selout:out std_logic_vector(7 downto 0)。139。Q_HBO: OUT INTEGER RANGE 0 TO 9。Q_20S=39。 q_20s: out STD_LOGIC)。039。139。139。139。 WHEN 0001010100010000 = Q_Y=39。 WHEN 0001001000000000 = Q_Y=39。 WHEN 0001000000010000 = Q_Y=39。 Q_MB amp。 Y=39。 Q_minuea=Q_tmpma。 Q_tmpha:=0 。ARCHITECTURE a OF ctrl_memo IS BEGIN PROCESS(reset,k1,up_key) VARIABLE Q_tmpma: INTEGER RANGE 0 TO 9。end mux2to1。else sl=0000。entity sh24 isport(clk:in std_logic。elset0:=0000。use 。139。（1）秒計數模塊library ieee。 end if。use 。beginco=39。039。 else cqi=cqi+1。（2）library ieee。Architecture art of fenpin25k issignal cqi : integer range 1 to 25000。再加上器件對信號的延時等問題，實際下載到實驗箱上后會出現一系列的問題，因此仿真圖和電路連接圖還是有一定區別的。圖244 直流穩壓電源電路圖如圖244所示為直流穩壓電源電路圖。這樣做可以使每一個顯示塊顯示與自己相對應的數據。K2為切換按鍵輸入，用于切換時間輸出；QSAI[3..0]為時鐘時間秒低位，QSBI[3..0]為時鐘時間秒高位，QMAI[3..0]為時鐘時間分低位，QMBI[3..0]為時鐘時間分高位，QHAI[3..0]為時鐘時間時低位，QHBI[3..0]為時鐘時間時高位；QH_ARM_A[3..0]為定時時間時低位，QH_ARM_B[3..0]為定時時間時高位，QM_ARM_A[3..0]為定時時間分低位，QM_ARM_B[3..0]為定時時間分高位；Q_HAO[3..0]為時間切換模塊的時低位，Q_HBO[3..0]為時間切換模塊的時高位，Q_MAO[3..0]為時間切換模塊的分低位，Q_MBO[3..0]為時間切換模塊的分高位，Q_SAO[3..0]為時間切換模塊的秒低位，Q_SBO[3..0]為時間切換模塊的秒高位。報警模塊主要包括報警時長設定模塊和蜂鳴器發生模塊，實現學校作息時間報時和鬧鐘報警的功能。當復位鍵為高電平、k1為低電平時，每按下一次up_key鬧鐘分低位就計一個數，計到9時向高位進一，當計到59時重新從0開始計數；當復位鍵為高電平、k1為高電平時，開始對時計數，up_key每來一個脈沖時低位就計一個數，計到9時變為0，高位進位，計到23時重新計數，由波形仿真克制此模塊滿足設計要求。圖214 分計數模塊波形仿真圖圖215 時計數模塊符號圖如圖215所示為時計數模塊符號圖。該模塊有一個時鐘輸入端口，輸入時鐘信號是分頻出來的1kHZ的時鐘；有一個輸入端口與按鍵端相連；一個輸出端口，用于輸出有按鍵按下的信號。因此，這種振蕩電路輸出的是準確度極高的信號。圖21 數字鐘部分結構組成方案二：采用基于FPGA的EDA技術來設計。 VHDL特點硬件描述語言HDL（HardwareDescriptionLanguage）誕生于1962年。PLA在結構上由一個可編程的與陣列和可編程的或陣列構成，陣列規模小，編程過程復雜繁瑣。它與傳統的電子產品在設計上的顯著區別是大量使用大規模可編程邏輯器件，使產品的性能提高，體積縮小，功耗降低，同時廣泛運用現代計算機技術，提高產品的自動化程度和競爭力，縮短研發周期[1]。 hardware description language第一章 緒論當今社會，電子技術的應用無處不在，電子技術正在不斷地改變我們的生活，改變著我們的世界。 Field Programmable Gate Array。如今電子產品正向功能多元化，體積最小化，功耗最低化的方向發展。隨后，出現了一類結構稍微復雜的可編程芯片，即可編程邏輯陣列（Programmable Logic Array，PLA）。在設計過程中，如果出現錯誤，則需重新回到設計輸入階段，改正錯誤或調整電路后重新測試。基于此設計方案的數字鐘部分結構組成如圖21所示。石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且振蕩信號的頻率與振蕩電路中的R、C元件的數值無關[7]。模塊的實現方法是先判斷是否有按鍵按下，如有按鍵按下則延時一段時間，待抖動過去之后再讀行線狀態，如果仍有低電平行線，則確定有按鍵按下，然后產生一個有按鍵按下的信號。給clk一定時鐘信號之后，clr高電平清零無效，每次達到時鐘脈沖上升沿時，分計數低位min0計一個數，計到9時向高位進位，當計到59時，模塊進位輸出co產生一個脈沖信號，由仿真圖可知此模塊設計滿足設計要求。圖220 定時模塊符號