基于fpga的語音數字時鐘系統(專業版)

　　

【正文】 u2:key_buffer port mao(s0,key_down,reset,s6)。 Alarm_clock library IEEE。 elsif rising_edge(clk)then if(t(divide_period/2))then clk_out=39。 end process。 end if。 use 。 else c_t(2)3 then c_t(2):=c_t(2)+1。 ARCHITECTURE art of Alarm_counter is signal i_current_time:t_clock_time。then assert false reportuncertain load_new_alarm control severity warning end if。 電路原理圖 library IEEE。 ENTITY key_buffer is port(key:in t_digital。 end if。 elsif (rising_edge(clk))then if(counter_k=key_tinmeout)then count_k_end=39。 else next_state=s4。 end if。)then next_state=s0。139。 enable_count_a=39。139。 use 。 (2) 鬧鐘功能：如果當前時間與設置的鬧鐘時間相同，則揚聲器會發出報時聲音。 end package P_alarm。alarm jian signal enable_count_a:std_logic。039。 null。139。139。139。039。139。 電路原理圖 library IEEE。 new_time=n_t。then alarm_time=new_alarm_time。 new_current_time:in t_clock_time。 else c_t(2):=0。若 show_a 也為低電平，根據 current_time 端口的輸入信號，對 display端口驅動。139。 end process。)then t:=0。分頻器接時間寄存器，用來計數。 signal s1,s2,s3,s4,s5:std_logic。 u5:alarm_reg port map(s6,s1,clk,reset,s7)。 use 。 elsif (t(divide_period1))then clk_out=39。 Fq_divider library IEEE。139。 current_time:in t_clock_time。 end if。139。 end process。 ENTITY Alarm_reg is port(clk,reset:in std_logic。 end key_buffer。 二．鬧鐘系統譯碼器設計 ：每次按下鬧鐘系統的數字鍵盤后產生一個數字所對應的10 位二進制數據信號轉換為 1 位十進制整數信號，作為小時，分鐘計 數的 4 個數字之一。 end if。 end if。)then next_state=s3。 Show_new_time=39。139。139。 end if。 end Alarm_controller。 (5) 顯示所設置的鬧鐘時間：在正常記時顯示狀態下，用戶直接按下ALARM 健，則顯示器上顯示已經設置好的鬧鐘時間。 type t_display is array(3 downto 0) of Std_logic_vector(6 downto 0)。jian pan signal enable_count_k:std_logic。 show_a=39。 Show_a=39。139。139。139。 Count_key:process(Enable_count_k,clk) begin if (Enable_count_k=39。 count_a_end=39。 ARCHITECTURE art of decoder is begin with keypad select value=0 when 0000000001, 1 when 0000000010, 2 when 0000000100, 3 when 0000001000, 4 when 0000010000, 5 when 0000100000, 6 when 0001000000, 7 when 0010000000, 8 when 0100000000, 9 when 1000000000, 0 when others。 n_t(0)=key。)then alarm_clock=(0,0,0,0)。 use 。 if c_t(1)6