電子科技大學實驗報告格式(專業版)

　　

【正文】 key_in : in STD_LOGIC。t_00 : in STD_LOGIC_VECTOR(3 downto 0)。t0 : in STD_LOGIC_VECTOR(3 downto 0)。architecture Behavioral of fenpingqi_48m_1k is signal counter:STD_LOGIC_VECTOR(15 downto 0)。Inst_counter10_4: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out4，co = co_out5，daout = daout5)。daout : OUT std_logic_vector(3 downto 0))。clear : in STD_LOGIC。end counter10。signal dao1,dao2,dao3,dao5,daoA,daoB,daoC,daoE:std_logic_vector(3 0)。t22 : OUT std_logic_vector(2 downto 0))。j_clr : OUT std_logic。clear : IN std_logic。而下載實現是從外部來觀察程序的實現效果，更直觀，但不具有準確性。l、計數器模塊由模6和模10計數器級聯而成。如下為模6和模10計數器代碼：、模6計數器為了實現在秒表計數是05的計數部分，故須設計一個模6計數器，輸入時鐘信號、使能和清零，遇上升沿則記一次數，當從0記到5時，進位端（用于與下一級計數器級聯）有效，且遇上升沿后從5變到0，并且輸出的還有每一時刻的計數值。消除按鍵抖動的影響；每按一次鍵，只輸出一個脈沖，其寬度為一個時鐘周期。編程，下載如果前幾步都沒有發生錯誤，并且符合設計要求，這一步就可以將由適配器等產生的配置或下載文件通過編程器或下載電纜下載到目標芯片中。使用編譯工具編譯源文件HDL 的編譯器有很多，ACTIVE 公司，MODELSIM 公司，SYNPLICITY 公司，SYNOPSYS 公司，VERIBEST公司等都有自己的編譯器。這種將設計實體分成內外部分的概念是VHDL系統設計的基本點。1約分=第18題1如圖，正方形網格中，每個小正方形的邊長為1，則網格上的△ABC是______三角形．1已知菱形ABCD的周長為20cm，且相鄰兩內角之比是1∶2，則菱形的兩條對角線的長和面積分別是 ________．1一個三角形的三邊長分別為4，5，6，、如圖5，若點 在反比例函數 的圖象上，軸于點，的面積為3，則．1在矩形 中，平分，過 點作 于，延長、交于點，下列結論中：① ；② ；③；④，正確的。①②④C。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。因為這些芯片有比較差的可編輯能力，所以這些設計的開發是在普通的FPGA上完成的，然后將設計轉移到一個類似于ASIC的芯片上。后仿真利用在布局布線中獲得的精確參數，用仿真軟件驗證電路的時序。 掃描顯示的控制電路：包括掃描計數器、數據選擇器和7段譯碼器，控制8個數碼管以掃描方式顯示計時結果。考慮到秒表的暫停和清零等功能，在設計計數器模塊時，必須有時鐘輸入端、使能以及清零端。譯碼模塊的功能是對之前計數模塊的計數值進行譯碼，使其可以在數碼管上顯示出來。八、實驗結論：、本次實驗實現了秒表的計數，復位，暫停，鎖顯等功能，讓我充分了解和認識到ISE 和Modelsim軟件的強大功能和FPGA 技術的優越性。END COMPONENT。COMPONENT control PORT(clk : IN std_logic。t1 : OUT std_logic_vector(3 downto 0)。signal S_S_out,S_R_out:std_logic。en : in STD_LOGIC。139。clk : IN std_logic。Inst_counter10_2: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out1，co = co_out2，daout = daout2)。begin key if key=“10” then next_state case key is when“10”=next_statenext_statenext_state if key=“01” then next_state case key is when“10”=next_statenext_statenext_state j_clr j_clr j_clr j_clr（2個）： entity fenpingqi_48m_1k isPort(clk : in STD_LOGIC。139。event and clk_1k=39。architecture Behavioral of latch isbegin process(display_in,t_0,t_00,t_1,t_11,t_2,t_22)begin if display_in=39。architecture Behavioral of keydb is signal k1,k2:STD_LOGIC。t_2 : in STD_LOGIC_VECTOR(3 downto 0)。t11 : in STD_LOGIC_VECTOR(2 downto 0)。and clk39。：entity control isPort(clk : in STD_LOGIC。clk : IN std_logic。daout2 : out STD_LOGIC_VECTOR(3 downto 0)。139。beginInst_fenpingqi_48000: fenpingqi_48m_1k PORT MAP（clk =clk，q = clk_1k)。t0 : IN std_logic_vector(3 downto 0)。END COMPONENT。daout2 : OUT std_logic_vector(3 downto 0)。附：參考文獻：《數字設計原理與實踐》作者：（美）John 《FPGA應用開發入門與典型實例》華清遠見嵌入式培訓中心編附件：（源程序）：library IEEE。將之前所建立的各個模塊級聯起來，從按鍵輸入信號到按鍵消抖模塊再進而連接到控制器，通過控制模塊對總計數器模塊、鎖存器模塊、譯碼器模塊、分頻器模塊相互連接起來，并設置晶振輸入信號以及兩個按鍵控制信號輸入，再由譯碼器模塊知，秒表設計的最終輸出由一個38對應的8位位選信號和一組7位的段選信號組成。從如下狀態圖可知，在設計控制模塊時，為實現開發板上控制秒表的運行暫停和清零功能，必須設置兩個控制輸入端，以及需要時鐘信號輸入端。為了實現秒表暫停和復位的功能，需要鎖存器模塊將時鐘數據鎖存起來，并且結合控制電路滿足秒表的功能。有兩個按鈕開關Start/Stop和Split/Reset，控制秒表的啟動、停止、分段和復位：1，在秒表已經被復位的情況下，按下“Start/Stop”鍵，秒表開始計時。但是此時還沒有在芯片中形成真正的電路。FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。該設計的秒表能準確地完成啟動,停止,分段,復位功能。10D。: VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。FPGA一般來說比ASIC（專用集成電路）的速度要慢，實現同樣的功能比ASIC電路面積要大。然后，在根據網表中提供的各門的連接，把各個門的輸入輸出連接起來。 計數器：對時間基準脈沖進行計數，完成計時功能。因此利用上升沿計數手段，將047999用16位二進制數表示，而在從047999的計數過程中，該二