基于vhdl語言編寫的數字鐘(留存版)

　　

【正文】 60計數，時計數模塊為24計數。1]筆者詳細介紹在QUARTUS II軟件環境下開發基于VHDL語言數字鐘的設計。 USE 。EVENT AND CLK=39。039。 else q0=(OTHERS =39。 BEGIN PROCESS(CLK,RST,EN3,EN4) BEGIN clk=clk0。 IF c0 = 9 THEN c1 = c1 + 1。 if EN3=39。時計時LIBRARY IEEE。 ELSIF CLK039。)。 END PROCESS。event and clk=39。Q2=y(1)。ARCHITECTURE ART4 OF DECODER IS BEGIN OUTP= 0111111 WHEN INP=0000ELSE 0000110 WHEN INP=0001ELSE 1011011 WHEN INP=0010ELSE 1001111 WHEN INP=0011ELSE 1100110 WHEN INP=0100ELSE 1101101 WHEN INP=0101ELSE 1111101 WHEN INP=0110ELSE 0000111 WHEN INP=0111ELSE 1111111 WHEN INP=1000ELSE 1101111 WHEN INP=1001ELSE 1110111 WHEN INP=1010ELSE 1111100 WHEN INP=1011ELSE 0111001 WHEN INP=1100ELSE 1011110 WHEN INP=1101ELSE 1111001 WHEN INP=1110ELSE 1110001 WHEN INP=1111ELSE 0000000。 when others=y=000000。end xize。 else q0=(OTHERS =39。039。) 。)。c1 = (OTHERS =39。 THEN IF c0 9 THEN c0 = c0 + 1。 END min