畢業(yè)論文基于fpga的學(xué)校打鈴器設(shè)計(jì)(留存版)

　　

【正文】 圖圖221 定時(shí)模塊RTL圖如圖222所示為定時(shí)模塊波形仿真圖。由此可知打鈴模塊滿足設(shè)計(jì)要求。圖236 時(shí)間切換模塊設(shè)計(jì)框圖 圖237 時(shí)間切換模塊符號(hào)圖如圖237所示為時(shí)間切換模塊符號(hào)圖。所謂動(dòng)態(tài)掃描顯示方式是在顯示某一位LED顯示塊的數(shù)據(jù)的時(shí)候，讓其它位不顯示，然后在顯示下一位的數(shù)據(jù)，同時(shí)關(guān)閉其他顯示塊。單相交流電經(jīng)過(guò)電源變壓器、整流電路、濾波電路和穩(wěn)壓電路轉(zhuǎn)換成穩(wěn)定的直流電壓。在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過(guò)程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。end entity。 end architecture art。then if cqi=5 then cqi=1。else 39。Architecture art of t50e issignal cqi : integer range 1 to 50e3。（5）library ieee。 else cqi=cqi+1。end architecture art。 thenif t1=0101 and t0=1000 thenco=39。（2）分計(jì)數(shù)模塊library ieee。elsif t01001 thent0:=t0+1。use 。if(sl9)then sl=sl+1。 c: out std_logic )。END ctrl_memo。 THEN IF Q_tmphb=2 AND Q_tmpha=3 THEN Q_tmphb:=0。 Q_minueb=Q_tmpmb。 BEGIN SPEAK=CLK0 AND Y。 Q_HA amp。139。139。139。WHEN 0001011001000101 = Q_Y=39。WHEN 0001100100100000 = Q_Y=39。WHEN 0010001000000000 = Q_Y=39。BEGIN IF reset=39。 speaktime : in INTEGER RANGE 0 TO 15。 ELSE tmp:=0。Q_HAO,Q_MAO,Q_SAO:OUT INTEGER RANGE 0 TO 9。 Q_SAO=QSAI WHEN K2=39。 mh:in std_logic_vector(3 downto 0)。when 110 =num:=speaktimel(3 downto 0)。when 000 =num:=ml(3 downto 0)。 else temp=temp+1。 sh:in std_logic_vector(3 downto 0)。 ELSE QM_ARM_A。QHBI:IN INTEGER RANGE 0 TO 9。 ELSE tmp:=tmp+1。END a。ENTITY ctrl_s ISPORT( reset,up_key: IN STD_LOGIC。WHEN 0010000100000000 = Q_Y=39。WHEN 0001100100010101 = Q_Y=39。WHEN 0001011000110101 = Q_Y=39。139。139。139。 Q_Y: OUT STD_LOGIC)。MARM_B: IN INTEGER RANGE 0 TO 9。 END IF。event AND up_key=39。 k1高電平為調(diào)時(shí)，低電平為調(diào)分 Q_hourb: OUT INTEGER RANGE 0 TO 9。use 。139。end process。139。sqmsh=t1。t0:=0000。139。 process (clk) is beginif clk39。 end if。use 。beginco=39。039。 else cqi=cqi+1。參考文獻(xiàn)[1] 劉皖，何道君，[M].北京：清華大學(xué)出版社，：1216[2] [M].北京：中國(guó)電力出版社，2003：212218[3] ， HDL硬件描述語(yǔ)言[M].北京：機(jī)械工業(yè)出版社，2000：3642[4] 侯伯亨，[M].西安：西安電子科技大學(xué)出版社，2001：1216[5] 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打鈴模塊符號(hào)圖如圖227所示為打鈴模塊符號(hào)圖。本模塊主要由定時(shí)模塊、比較模塊組成，另外還有正常計(jì)時(shí)時(shí)間和定時(shí)時(shí)間輸出選擇切換模塊，連接基本數(shù)字鐘模塊的時(shí)、分、秒輸出，以及定時(shí)時(shí)間的時(shí)、分輸出，另一端連接動(dòng)態(tài)顯示模塊，通過(guò)外部按鍵來(lái)選擇基本時(shí)鐘或者是鬧鐘時(shí)間設(shè)定的顯示。由圖可以看出，隨著1s時(shí)鐘脈沖上升沿的到來(lái)，每來(lái)一次秒計(jì)數(shù)的低位就產(chǎn)生一個(gè)脈沖，當(dāng)計(jì)到9時(shí)變?yōu)?，秒計(jì)數(shù)的高位變?yōu)?，當(dāng)?shù)臀粸?，高位為5時(shí)，也就是計(jì)到59時(shí)，高、低位都變?yōu)?，且輸出co產(chǎn)生一個(gè)脈沖信號(hào)，由仿真圖可知滿足設(shè)計(jì)的要求。如果將這樣的信號(hào)直接送給微處理器掃描采集的話，將可能把按鍵穩(wěn)定前后出現(xiàn)的脈沖信號(hào)當(dāng)做按鍵信號(hào)，這就出現(xiàn)人為的一次按鍵但微處理器以為多次按鍵的現(xiàn)象。在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有時(shí)鐘清零信號(hào)。比如，打鈴器結(jié)構(gòu)組成中最基本的是數(shù)字鐘。設(shè)計(jì)輸入包括原理圖輸入、HDL 文本輸入、EDIF 網(wǎng)表輸入、波形輸入等幾種方式。因此說(shuō)，了解了可編程邏輯器件的發(fā)展歷程，也就了解了FPGA的發(fā)展歷程。另外，打鈴器也擁有悠久的歷史，從最早的人工打鈴，到如今的電動(dòng)打鈴、智能打鈴，經(jīng)歷了一系列的變革，人工打鈴不僅費(fèi)時(shí)費(fèi)力，而且準(zhǔn)確性也不能保證，還可能會(huì)造成人為的誤時(shí)誤報(bào)。本文在介紹FPGA器件的基礎(chǔ)上，著重闡述了如何使用FPGA器件進(jìn)行系統(tǒng)的開發(fā)，以及如何實(shí)現(xiàn)學(xué)校打鈴系統(tǒng)。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)時(shí)鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。在可編程邏輯器件（PLD）內(nèi)部，數(shù)字電路可用硬件描述語(yǔ)言可以進(jìn)行方便的描述，經(jīng)過(guò)生成元件后可作為一個(gè)標(biāo)準(zhǔn)元件進(jìn)行調(diào)用。將來(lái)的可編程邏輯器件，密度會(huì)更高，速度會(huì)更快，功耗會(huì)更低，同時(shí)還會(huì)增加更多的功能，向著繼承了可編程邏輯、CPU、存儲(chǔ)器等組件的可編程單片系統(tǒng)（System On Programmable Chip，SOPC）方向發(fā)展。HDL和原理圖是兩種最常用的數(shù)字硬件電路描述方法，HDL 設(shè)計(jì)法具有更好的可移植性、通用性和模塊劃分與重用性的特點(diǎn)，在目前的工程設(shè)計(jì)開發(fā)流程是基于 HDL 的[6]。因此，本設(shè)計(jì)總體設(shè)計(jì)方案采用基于EDA技術(shù)的方法。其中25k分頻的輸出作為按鍵消抖模塊的輸入時(shí)鐘信號(hào)，其頻率為1kHz；200分頻的輸出作為計(jì)時(shí)模塊調(diào)分模塊的時(shí)鐘輸入，其頻率為5Hz，；5分頻的輸出作為計(jì)時(shí)模塊中秒計(jì)時(shí)的輸入，為1Hz頻率的1s時(shí)鐘信號(hào)；50k分頻的輸出作為動(dòng)態(tài)掃描模塊的輸入時(shí)鐘，其頻率為500Hz；250分頻的輸出作為計(jì)時(shí)模塊調(diào)時(shí)模塊的輸入時(shí)鐘，其頻率為2Hz。由于時(shí)鐘脈沖為1kHZ，故從有按鍵按下到輸入信號(hào)產(chǎn)生大概需要1ms。圖217 調(diào)時(shí)模塊符號(hào)圖如圖217所示為調(diào)時(shí)模塊符號(hào)圖。Clk0為比較模塊的時(shí)鐘，接200分頻器輸出的1Hz時(shí)鐘信號(hào)；QH_B[3..0]為時(shí)鐘的時(shí)高位，QH_A[3..0]為時(shí)鐘的時(shí)低位，QMB[3..0]為時(shí)鐘的分高位，QM_A[3..0]為時(shí)鐘的分低位；HARM_B[3..0]為鬧鐘時(shí)間的時(shí)高位，HARM_A[3..0]為鬧鐘時(shí)間的時(shí)低位，MARM_B[3..0]為鬧鐘時(shí)間的分高位，MARM_A[3..0]為鬧鐘時(shí)間的分低位；SPEAK為比較模塊的輸出，接報(bào)警時(shí)長(zhǎng)設(shè)定模塊的輸入。復(fù)位按鍵reset設(shè)為高電平，給up_key一定脈沖時(shí)鐘，沒到達(dá)一次脈沖上升沿，speaktime就加一，當(dāng)計(jì)到15時(shí)重新從0開始，實(shí)現(xiàn)了報(bào)警時(shí)長(zhǎng)在1至15秒內(nèi)自由設(shè)定的要求。所謂動(dòng)態(tài)顯示就是一位一位地輪流點(diǎn)亮各位顯示器（掃描），對(duì)于顯示器的每一位而言，每隔一段時(shí)間點(diǎn)亮一次。該模塊的輸入端口clk是頻率為5kHZ的掃描時(shí)鐘，需要掃描8個(gè)數(shù)碼管。D1，D2用于保護(hù)LM317，～37V。當(dāng)秒時(shí)鐘計(jì)數(shù)到59時(shí)變0時(shí)，分計(jì)數(shù)模塊滯后計(jì)數(shù)，考慮的器件的延時(shí)，將程序中秒的進(jìn)位信號(hào)提前1秒。039。end entity。 end architecture art。then if cqi=200 then cqi=1。else 39。Architecture art of t250 issignal cqi : integer range 1 to library ieee。 sqmsl,sqmsh:out std_logic_vector(3 downto 0)。if t10101 thent1:=t1+1。 min1,min0:out std_logic_vector(3 downto 0) )。039。end sh24。end if。 else c=a。BEGIN IF reset=39。 END IF。 USE 。END a。 THEN CASE QTIME IS WHEN 0000100000110000 = Q_Y=39。 WHEN 0001000000100000 = Q_Y=39。 WHEN 0001001100110000 = Q_Y=39。 END CASE。139。139。039。139。event AND CLK=39。 END PROCESS 。139。 ELSE 0。signal seg:std_logic_vector(7 downto 0)。sel=11101111。sel=11110111。 begin process(clk) variable num:std_logic_vector(3 downto 0)。（2）動(dòng)態(tài)掃描模塊library ieee。 Q_HBO=QHBI WHEN K2=39。（1）時(shí)間切換模塊LIBRARY ieee。 THEN IF QY=39。 ELSe Q_tmpma:=0。 END IF。139。139。139。WHEN 0010000000010101 = Q_Y=39。WHEN 0001100000110000 = Q_Y=39。WHEN 0001010100100000 = Q_Y=39。 USE 。 QH_A,QM_A:IN INTEGER RANGE 0 TO 9。 Q_tmpma:=0 。 THEN Q_tmpma:= 0。 end process。end if。039。end if。architecture MIN of MINUTE isbeginprocess(clk,clr)variable t1,t0:std_logic_vector(3 downto 0)。co=39。end SECOND。entity Dcfq isport(d,clk:in std_logic。139。 process (clk) is beginif clk39。 end if。use 。beginco=39。039。在檢測(cè)按鍵時(shí)，由于有些按鍵控制是秒時(shí)鐘同步的，所以控制起來(lái)顯得稍微慢些，但是工作正常，能滿足實(shí)際的需要。 第三章 實(shí)驗(yàn)結(jié)果分析將設(shè)計(jì)程序下載到實(shí)驗(yàn)箱上進(jìn)行實(shí)際測(cè)試，以下為實(shí)際