《fpga第一章》ppt課件-文庫(kù)吧

【正文】 能直接了解設(shè)計(jì)者采用的描述方式。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 結(jié)構(gòu)體信號(hào)定義語(yǔ)句必須放在關(guān)鍵詞ARCHITECTURE和 BEGIN之間，用于對(duì)結(jié)構(gòu)體內(nèi)部將要使用的信號(hào)、常數(shù)、數(shù)據(jù)類型、元件、函數(shù)和過(guò)程加以說(shuō)明。 結(jié)構(gòu)體中的信號(hào)定義和端口說(shuō)明一樣，應(yīng)有信號(hào)名稱和數(shù)據(jù)類型定義。因?yàn)樗莾?nèi)部連接用的信號(hào)，因此不需要方向說(shuō)明。 結(jié)構(gòu)體信號(hào)定義語(yǔ)句 需要注意的是：實(shí)體說(shuō)明中定義的信號(hào)是外部信號(hào)，而結(jié)構(gòu)體定義的信號(hào)為該結(jié)構(gòu)體的內(nèi)部信號(hào)，它只能用于這個(gè)結(jié)構(gòu)體中。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 ARCHITECTURE rtl OF muj IS SIGNAL s1： BIT SIGNAL s2， s3： STD_LOGIC_VECTOR (0 TO 3)。 ┇ BEGIN ┇ END rtl； 例：結(jié)構(gòu)體的信號(hào)定義實(shí)例 。 結(jié)構(gòu)體名 實(shí)體名 結(jié)構(gòu)體信號(hào)定義語(yǔ)句 功能描述語(yǔ)句 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 結(jié)構(gòu)體功能描述語(yǔ)句 結(jié)構(gòu)體功能描述語(yǔ)句位于 BEGIN和 END之間，具體地描述了構(gòu)造體的行為及其連接關(guān)系。 結(jié)構(gòu)體的功能描述語(yǔ)句可以含有 5種不同類型的并行語(yǔ)句，如圖所示。每一語(yǔ)句結(jié)構(gòu)內(nèi)部可以使用并行語(yǔ)句，也可以是順序語(yǔ)句。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 結(jié)構(gòu)體構(gòu)造圖 : 結(jié)構(gòu)體（ ARCHITECTURE) 說(shuō)明語(yǔ)句 功能描述語(yǔ)句 塊語(yǔ)句（ BLOCK) 進(jìn)程語(yǔ)句 (PROCESS) 信號(hào)賦值語(yǔ)句 子程序調(diào)用語(yǔ)句 元件例化語(yǔ)句 由一系列并行語(yǔ)句構(gòu) 成的組合體，它的功能是將結(jié)構(gòu)體中的并行語(yǔ)句組成一個(gè)或多個(gè)子模塊 定義順序語(yǔ)句模塊，用以將從外部獲得的信號(hào)值或內(nèi)部運(yùn)算數(shù)據(jù)向其他的信號(hào)進(jìn)行賦值 將設(shè)計(jì)實(shí)體內(nèi)的處理結(jié)果向定義的信號(hào)或界面端口進(jìn)行賦值 可以調(diào)用進(jìn)程或參數(shù)，并將獲得的結(jié)果賦值于信號(hào) 對(duì)其他的設(shè)計(jì)實(shí)體做元件調(diào)用說(shuō)明，并將此元件的端口與其他元件、信號(hào)或高層實(shí)體的界面端口進(jìn)行連接 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) （ Flash演示） 總目錄 ENTTITY mux2 IS PORT （ d0， d1： IN BIT； sel： IN BIT； s： OUT BIT） ； END mux2； ARCHITECTURE dataflow OF mux2 IS SIGNAL sig： BIT； BEGIN Sig = (d0 AND sel) OR (NOT sel AND d1)； S=sig； END dataflow； 例 : 2選 1數(shù)據(jù)選擇器 信號(hào)定義語(yǔ)句（內(nèi)部信號(hào)，無(wú)方向） 功能描述語(yǔ)句 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 （ BLOCK） 在較大規(guī)模的電子系統(tǒng)設(shè)計(jì)中，傳統(tǒng)的硬件電路設(shè)計(jì)通常包括一張系統(tǒng)總電路原理圖和若干張子原理圖。在 VHDL程序設(shè)計(jì)中，結(jié)構(gòu)體是由多個(gè) BLOCK塊構(gòu)成的，如果將結(jié)構(gòu)體比做總電路原理圖，那么，每個(gè)BLOCK塊則相當(dāng)于一張子原理圖。 塊、子程序和進(jìn)程 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 BLOCK塊語(yǔ)句的結(jié)構(gòu)： 塊標(biāo)號(hào)： BLOCK 接口說(shuō)明 類屬說(shuō)明 BEGIN 并行塊語(yǔ)句 END BLOCK（塊標(biāo)號(hào)）； 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 例： B1： BLOCK SIGNAL s1： BIT； BEGIN s1 = a AND b。 B2： BLOCK SIGNAL s2： BIT； BEGIN s2= c AND d。 B3： BLOCK BEGIN Z = s2。 END BLOCK B3。 END BLOCK B2。 y= s1。 END BLOCK B1。 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 PROCESS結(jié)構(gòu)是最能體現(xiàn) VHDL語(yǔ)言特色的語(yǔ)句。與 BLOCK語(yǔ)句一樣，利用 PROCESS語(yǔ)句結(jié)構(gòu)可以描述一個(gè)功能獨(dú)立的電路。 與 BLOCK語(yǔ)句不同之處是，在系統(tǒng)仿真時(shí)，PROCESS結(jié)構(gòu)中的語(yǔ)句是按順序逐條向下執(zhí)行的，而不像 BLOCK語(yǔ)句那樣并發(fā)執(zhí)行。 一個(gè)結(jié)構(gòu)體中可以有多個(gè)并行運(yùn)行的進(jìn)程結(jié)構(gòu)，每一個(gè)進(jìn)程內(nèi)部是由一系列順序語(yǔ)句來(lái)構(gòu)成的。 進(jìn)程（ PROCESS） 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 PROCESS語(yǔ)句的結(jié)構(gòu)： 注意： （ 1）在多個(gè)進(jìn)程的結(jié)構(gòu)體描述中，進(jìn)程標(biāo)號(hào)是區(qū)分各個(gè)進(jìn)程的標(biāo)志。但是進(jìn)程標(biāo)號(hào)并不是必需的。 （ 2）單進(jìn)程以 PROCESS開始，以 END PROCESS結(jié)束。 [進(jìn)程標(biāo)號(hào) ] PROCESS [（ 敏感信號(hào)表 ） ] [IS] [進(jìn)程說(shuō)明語(yǔ)句 ] BEGIN 順序描述語(yǔ)句 END PROCESS [進(jìn)程標(biāo)號(hào) ]； 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 LIBRARY IEEE。 USE 。 ENTITY nor2_v2 IS PORT(a,b: IN STD_LOGIC。 y: OUT STD_LOGIC)。 END nor2_v2。 ARCHITECTURE behave OF nor2_v2 IS BEGIN PROCESS (a,b) VARIABLE b : STD_LOGIC_VECTOR(1 DOWNTO 0)。 例：兩輸入或非門 y = NOT（ a OR b）； 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 BEGIN b := a amp。 b。 CASE b IS WHEN 00= y =39。139。 WHEN 01= y =39。039。 WHEN 10= y =39。039。 WHEN 11= y =39。039。 WHEN OTHERS = y =39。X39。 END CASE。 END PROCESS。 END behave。 ‘X’: 不定 章目錄 第一節(jié) 第二節(jié) 第三節(jié) 第四節(jié) 第五節(jié) 總目錄 子程序被調(diào)用時(shí)，首先要初始化，執(zhí)行處理功能后，將處理結(jié)果傳遞給主程序。子程序內(nèi)部的值不能保持，子程序返回后才能被再次調(diào)用并初始化。 （ SUBPROGRAM） VHDL程序