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基于cpld和單片機的頻率計設計(已修改)

2026-06-25 15:28 本頁面

　

【正文】基于CPLD和單片機的頻率計設計引言：隨著電子技術與計算機技術的不斷發展，以單片機為核心的測量控制系統層出不窮。在被測信號中，較多的是模擬和數字開關信號，而且還經常遇到以頻率為參數的被測信號，例如流量、轉速、晶體壓力傳感器以及經過參變量一頻率轉換后的信號等。本次試驗采用測頻法，通過方案優化，達到了較高的精度。該測頻系統的設計采用AT89C51單片機和具有內部結構重組、現場可編程的CPLD芯片相結合起來，實現了對IHz~10MHz信號頻率的高精度測量。系統的整體穩定性和精度較高，達到了測頻對精準度的要求。正文：實驗設計原理實驗基本框架圖一傳統的測頻原理是在一定的時間間隔T內測某個周期信號的重復變化次數N，其頻率可表示為f=N/T，其原理框圖如圖2所示。這種測量方式的精度隨被測信號頻率的下降而降低。圖二關于誤差的分析將在下文中闡述。本實驗采用等精度測頻的原理為：首先，,占空比為80%的閘門信號，從而閘門寬度為1s，將分頻產生的信號和被測信號相與的結果即為計數器的技術時鐘信號，在這1s的時間寬度內技術到的結果就是被測信號的頻率值，通過多路選擇器，有單片機發送地址，每次四位將數據傳送給單片機，經過單片機的代碼轉換，使用7個8段數碼管顯示。具體原理如圖三所示。圖三 CPLD模塊邏輯設計分頻器采用25位的二進制計數器，占空比80%的寬度為1s的閘門信號。下圖為在ISE仿真環境下的閘門輸出。圖四計數器采用28的BCD碼計數，局部計數方式如下：if((en==139。b1)amp。amp。(clr==139。b0)amp。amp。(q3439。b1001)) begin q3 =q3+439。b0001。 end else beginq3=439。b0000。下圖為在ISE仿真環境下的計數結果：圖五鑒于數據較大，所以，我們仿真時候只選取了12位數據，結果是正確的。有單片機提供3位地址信號，每次送四位數據給單片機，傳送7次數據即可。單片機主控模塊（1） P1口用來作為數碼管的7個位選信號；（2） P2口用來向單片機提供段選碼；（3） Latch：即與案例框圖中由分頻鏈給單片機的時鐘信號，為了實現單片機與CPLD工作的同步而做的；在Latch信號為高電平期間單片機取數據，而此時，CPLD由于閘門為低電平使得計數停止；在Latch為低電平時，單片機部取數，而CPLD在計數。從而保證兩者的正常工作。（4） P0口的低四位用來取數，P3口地高三位用來傳送地址；（5）單片機采用定時中斷顯示，每1ms改變一位，實現動態顯示。測頻精度分析圖六計數法測頻誤差示意圖說明：∵　f x =由誤差合成公式有

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