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[法學(xué)]洪第2章8086cpu結(jié)構(gòu)-wenkub

2023-02-05 13:18:09 本頁(yè)面

　

【正文】寄存器）。例如（以 8位運(yùn)算為例）： 3AH + 7CH＝ B6H 沒(méi)有進(jìn)位： CF=0 AAH + 7CH＝（ 1） 26H 有進(jìn)位： CF=1 符號(hào)標(biāo)志 SF 運(yùn)算結(jié)果最高位為 1，則 SF=1；否則 SF=0。例如： 3AH + 7CH＝ B6H D3向前有進(jìn)位：AF=1 溢出標(biāo)志 OF 若算術(shù)運(yùn)算的結(jié)果有溢出，則 OF=1；否則 OF＝ 0。 TEST* 測(cè)試，輸入、低電平有效當(dāng) CPU執(zhí)行 WAIT指令時(shí)，他將在每個(gè)時(shí)鐘周期對(duì)該引腳進(jìn)行測(cè)試：如果無(wú)效繼續(xù)測(cè)試；如果有效，則程序恢復(fù)運(yùn)行在使用協(xié)處理器 8087時(shí)，通過(guò)該引腳和 WAIT指令，可使 8088與 8087的操作保持同步 INTR 可屏蔽中斷請(qǐng)求和響應(yīng)引腳） ? 可屏蔽中斷請(qǐng)求，輸入、高電平有效 ? 有效時(shí)，表示請(qǐng)求設(shè)備向 CPU申請(qǐng)可屏蔽中斷 ? 并可通過(guò)關(guān)中斷指令 CLI清除標(biāo)志寄存器中的IF標(biāo)志、從而對(duì)中斷請(qǐng)求進(jìn)行屏蔽 INTA* 可屏蔽中斷響應(yīng)，輸出、低電平有效表示來(lái)自 INTR引腳的中斷請(qǐng)求已被 CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期 NMI 非屏蔽中斷請(qǐng)求，輸入、上升沿有效該請(qǐng)求的優(yōu)先級(jí)別高于 INTR，并且不能在CPU內(nèi)被屏蔽，當(dāng)系統(tǒng)發(fā)生緊急情況時(shí)，可通過(guò)他向 CPU申請(qǐng)不可屏蔽中斷服務(wù) HOLD 總線請(qǐng)求，輸入、高電平有效 ? 表示總線請(qǐng)求設(shè)備向 CPU申請(qǐng)占有總線 HLDA 總線響應(yīng)，輸出、高電平有效表示 CPU已響應(yīng)總線請(qǐng)求并已將總線釋放此時(shí) CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請(qǐng)求設(shè)備可以順利接管總線待到總線請(qǐng)求信號(hào) HOLD有效，總線響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無(wú)效， CPU重新獲得總線控制權(quán) “引腳 ” 小結(jié) CPU引腳是系統(tǒng)總線的基本信號(hào) 可以分成三類信號(hào)： ? 16位數(shù)據(jù)線： D0～ D15 ? 20位地址線： A0～ A19 ? 控制線： ? ALE、 IO/M*、 WR*、 DT/R* 、 DEN、 RD*、READY ? INTR、 INTA*、 NMI， HOLD、 HLDA ? RESET、 CLK、 Vcc、 MN/MX、 GND ? 為蘭色信號(hào)線在最大模式下有不同的定義最大模式下的引腳信號(hào) ? S S S0：總線周期狀態(tài)信號(hào)，為最大模式下連接 8288總線控制器的信號(hào)線，在執(zhí)行不同指令的總線周期有 6種不同的控制信號(hào)輸出。字長(zhǎng)是 16位，數(shù)據(jù)以字節(jié)為單位按地址存放，一個(gè)字存入存儲(chǔ)器占有相繼的二個(gè)單元：若低位字節(jié)存入低地址，高位字節(jié)存入高地址則為規(guī)則字，相反為非規(guī)則字。稱為物理地址 ? 存儲(chǔ)器的分段結(jié)構(gòu) 程序員在編制程序時(shí)把存儲(chǔ)器劃分成邏輯段。邏輯地址是程序中出現(xiàn)的 16位段基地址和段內(nèi)偏移地址。 ? 總線時(shí)序描述 CPU引腳如何實(shí)現(xiàn) 總線操作 ? CPU時(shí)序決定系統(tǒng)各部件間的同步和定時(shí) ? 總線操作是指 CPU通過(guò)總線對(duì)外的各種操作 ? 8086的總線操作主要有： ? 存儲(chǔ)器讀、 I/O讀操作 ? 存儲(chǔ)器寫、 I/O寫操作 ? 中斷響應(yīng)操作 ? 總線請(qǐng)求及響應(yīng)操作 ? 時(shí)鐘周期 :一個(gè)時(shí)鐘脈沖時(shí)間稱為一個(gè)時(shí)鐘周期。當(dāng)需要延長(zhǎng)總線周期時(shí)需要插入等待狀態(tài) Tw ? 指令周期 :一條指令從開(kāi)始取指令到最后執(zhí)行完畢所需的時(shí)間稱為一個(gè)指令周期。 T2狀態(tài) ：地址信息傳送完畢為傳送數(shù)據(jù)作準(zhǔn)備 ? 1）地址信號(hào)消失，此時(shí) AD15～ AD0進(jìn)入高阻緩沖期，以便為讀入數(shù)據(jù)作準(zhǔn)備。 T4狀態(tài)：總線結(jié)束周期，表明 CPU（或外設(shè)）已從數(shù)據(jù)線上取走穩(wěn)定出現(xiàn)在數(shù)據(jù)線上的數(shù)據(jù)，各控制和狀態(tài)信號(hào)失效，從而撤銷數(shù)據(jù)信息 8086到 80386的改進(jìn) ： ?16位寄存器發(fā)展為 32位寄存器； ?增加了保護(hù)方式； ?引入了多任務(wù)、任務(wù)切換的概念； ?引入了四級(jí)特權(quán)機(jī)制，程序能在不同特權(quán)間切換； ?引入了存儲(chǔ)器管理單元 MMU； ?增加了新指令。 ? 具有實(shí)地址方式、保護(hù)方式和虛擬 8086方式。。 ? 通過(guò)配用數(shù)值協(xié)處理器可支持高速數(shù)值處理。 ? 提供 32位外部總線接口，最大數(shù)據(jù)傳輸速率為 32Mbps。 ? 當(dāng)系統(tǒng)中的存儲(chǔ)器或外設(shè)的工作速度較慢，將通過(guò)8284A時(shí)鐘產(chǎn)生器給 CPU送一個(gè) READY信號(hào)。（ 1）最小組態(tài)的總線讀操作 T4 T3 T2 T1 ALE CLK A19/S6～ A16/S3 A15～ A8 AD7～ AD0 A15～ A8 A7～ A0 輸入數(shù)據(jù) A19～ A16 S6～ S3 READY （高電平） IO/M* RD* T1狀態(tài) —— 輸出 20位存儲(chǔ)器地址 A19～ A0 IO/M*輸出低電平，表示存儲(chǔ)器操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài) —— 輸出控制信號(hào) RD* T3和 Tw狀態(tài) —— 檢測(cè)數(shù)據(jù)傳送是否能夠完成 T4狀態(tài) —— 前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送存儲(chǔ)器寫總線周期 T4 T3 T2 T1 ALE CLK A19/S6～ A16/S3 A15～ A8 AD7～ AD0 A15～ A8 A7～ A0 輸出數(shù)據(jù) A19～ A16 S6～ S3 READY （高電平） IO/M* WR* T1狀態(tài) —— 輸出 20位存儲(chǔ)器地址 A19～ A0 IO/M*輸出低電平，表示存儲(chǔ)器操作； ALE輸出正脈沖，表示復(fù)用總線輸出地址 T2狀態(tài) —— 輸出控制信號(hào) WR*和數(shù)據(jù) D7～ D0 T3和 Tw狀態(tài) —— 檢測(cè)數(shù)據(jù)傳送是否能

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