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續表面鈍化ppt課件-wenkub

2023-05-18 05:35:50 本頁面

　

【正文】助于降低 Qf 。（ 1）來源：由氧化過程中過剩硅（或氧空位）引起，其密度與氧化溫度、氧化氣氛、冷卻條件和退火處理有關。原因是氫在退火中與懸掛鍵結合，從而減少界面態。（ 1）來源：由氧化過程中的 Si/SiO2界面處的結構缺陷（如圖中的懸掛鍵、三價鍵）、界面附近氧化層中荷電離子的庫侖勢、 Si/SiO2界面附近半導體中的雜質（如 Cu、 Fe等）。（ c）采用摻氯氧化，以減小 Na+ 沾污，并可起鈍化 Na+ 的作用。（ 1）來源：任何工藝中（氧化的石英爐管、蒸發電極等）或材料、試劑和氣氛均可引入可動離子的沾污。 SiO2膜用作器件表面保護層和鈍化層（ 1）熱生長 SiO2電阻率在 1015?.cm以上，介電強度不低于5?106 V/cm,具有良好的絕緣性能，作表面一次鈍化；（ 2）芯片金屬布線完成后，用 CVDSiO2作器件的二次鈍化，其工藝溫度不能超過布線金屬與硅的合金溫度。包括可控的化學組分，高的純度，良好的抗濕性，不對金屬產生腐蝕等。對材料工藝化學性質的要求（ 1）有良好的淀積性質，有均勻的膜厚和臺階覆蓋性能，適于批量生產。（ 2）高度的結構完整性。（ 5）良好的抗輻射。（ 3）能滲透氫。其它作用鈍化膜及介質膜還可兼作表面及多層布線的絕緣層。第九章續表面鈍化西南科技大學理學院 . 15 167。二、對鈍化膜及介質膜性質的一般要求電氣性能要求（ 1）絕緣性能好。器件制作過程中，硅表面易產生界面態，經 H2 退火處理可消除。防止或盡量減小輻射后氧化物電荷或表面能態的產生，提高器件的穩定性和抗干擾能力。針孔缺陷或小丘生長會有造成漏電、短路、斷路、給光刻造成困難等技術問題。（ 2）便于圖形制作。三、鈍化膜及介質膜的種類鈍化膜及介質膜可分為無機玻璃及有機高分子兩大類。作器件中的絕緣介質（隔離、絕緣柵、多層布線絕緣、電容介質等）離子注入中用作掩蔽層及緩沖介質層二、 SiSiO2 系統中的電荷可動離子電荷 Qm 常規生長的熱氧化 SiO2中一般存在著 1012~1014cm2的可動正離子，由堿金屬離子及氫離子所引起，其中以 Na+的影響最大。（ 2）影響：可動正離子使硅表面趨于 N型，導致 MOS器件的閾值電壓不穩定；導致 NPN晶體管漏電流增大，電流放大系數減小。 SiSiO2 界面陷阱電荷 Qit（界面態）指存在于 SiSiO2界面，能帶處于硅禁帶中，可以與價帶或導帶交換電荷的那些陷阱能級或能量狀態。（ 2）影響：界面陷阱電荷影響 MOS器件的閾值電壓、減小MOS器件溝道的載流子遷移率，影響 MOS器件的跨導；增大雙極晶體管的結噪聲和漏電，影響擊穿特性。（ c）采用含氯氧化，可將界面陷阱電荷密度有效控制在?1010/cm2數量級。（ 2）影響：因 Qf 是正電荷，將使 P溝 MOS器件的閾值增加，N道 MOS器件的閾值降低；減小溝道載流子遷移率，影響 MOS器件的跨導；增大雙極晶體管的噪聲和漏電，影響擊穿特性。（ c）采用含氯氧化可降低 Qf 。（ 3）控制氧化物陷阱電荷的方法（ a）選擇適當的氧化工藝條件以改善 SiO2結構，使 SiOSi鍵不易被打破。（ d）采用對輻照不靈敏的鈍化層（如 Al2O Si3N4等）。要消除 SiSiO2系統中的電荷及器件表面沾污對器件的影響，一是采用表面多次鈍化工藝，二是采用保護環和等位環等措施來減小其影響。因此總電容 C也是 ?s 的函數。 W是耗盡層寬度，其與表面勢的關系為：

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