基于fpga的全數字鎖相環設計-wenkub

　

【正文】 書 本人鄭重聲明：在畢業設計（論文）工作中嚴格遵守學校有關規定，恪守學術規范；我所提交的畢業設計（論文）是本人在 指導教師的指導下獨立研究、撰寫 的成果，設計（論文）中所引用他人的文字、研究成果，均已在設計（論文）中加以說明；在本人的畢業設計（論文）中未剽竊、抄襲他人的學術觀點、思想和成果，未篡改實驗數據。本設計的主要任務就是沿用此基本結構，在具體實現上采用了全新的控制和實現方法來設計這三大模塊。 analysis of the tracking error。從此，鎖相環路開始得到了應用。 從六十年代開始，人們開始研究數字鎖相環路。 此后，出現了全數字化鎖相環路。 鎖相環路具有很多優良的特性。鎖相環路的數字化，更易于集成化。隨著電子設計自動化（ EDA）技術的發展，采用大量可編程器件，以硬件描述語言為設計工具來設計鎖相環，把整個鎖相環系統集成到芯片中，構成片內鎖相環。現今常用 FPGA 芯片所用的電平主要上有 和 的 TTL 電平。在 JTAG 模式下編程，配置文件是下載到的配置芯片中，斷電不保存。 （ 5）配置器件。 硬件描述語言 HDL 是 EDA 技術的重要組成部分，常見的 HDL 主要有VHDL、 Verilog HDL、 ABEL、 AHDL、 System Verilog 和 SystemC。 整個鑒相過程比較復雜，對時序的處理要求很好， 實現起來也不是很容易，但是能很好的避免了毛刺信號的產生，提高鑒相效率。進位或借位脈沖控制數控振蕩器（ DCO）加或減一個時鐘脈沖進行控制數控 振蕩器的輸出頻率。 數字振蕩器（ DCO）的程序設計的實現方案 為了提高輸出信號的頻率控制精度，減小鎖相環輸出信號的相位抖動，選擇利用小數分頻方法實現的數字控制振蕩器。適合于比較抽象大型的系統建模。綜合鎖相環的頻率范圍和穩定性系統最終選擇10M 的工 作時鐘，即方案三。 當環路鎖定時，控制電壓把壓控振蕩器（ VCO）輸出信號的頻率的平均值調整到與輸入信號頻率的平均值完全一樣，而且保持固定的相位差。數控振蕩器（ DCO）輸出信號通過固定的分頻倍數反饋回數字鑒相器（ DPD）與輸入被鎖信號進行相位比較。系統的可靠性大大提升。很窄的帶寬可以濾除大量的干擾信號，提高整個鎖相系統的穩定性。 鎖相環的工作原理與結構 鎖相環能夠跟蹤相位，實現輸出鎖相信號與輸入被鎖信號的同步的原因，是因為它是根據相位的變化的來調節頻率的負反饋控制系統。輸出的電壓誤差信號 )(tud 是相位誤差 )(te? 的函數，即 )(tud ＝ f [ )(te? ] 正弦鑒相器如圖 32（ a）所示。時域上，可用一個傳輸因子 )(pF 來表示，其中 p 表示微分算子；傳遞函數 )(sF 表示鎖相環，其中 ???jas( 復頻率是 ???jas( ；把 ??js 代入 )(sF 就能計算出其頻率響應 ??jF( ，其數學模型可表示為圖 33。 壓控振蕩器（ DCO） 壓控振蕩器（ DCO）是把輸入電壓轉換為頻率輸出的裝置，在鎖相環中作為被控振蕩器，它的振蕩頻率的變化輸入控制電壓 )(0tu 的變化而線性改變，有如下等值關系 [6] )()( 000 tuKtv ?? ?? 式中 )(tv? 表示壓控振蕩器瞬時角頻率； 0K 為增益系數，單位是 [rad/]。壓控振蕩器輸出的信號是相位信號，因此，壓控振蕩器（ DCO）固有此積分作用。輸入相位信號 )(1t? 與反饋的輸出相位信號 )(2t? 進行相減，結果為誤差相位信號)(te? ，誤差相位信號 )(te? 經過一定的函數關系產生誤差電壓信號 )(tud ，誤差電壓信號經過環路濾波器 )(pF 的濾波作用得到控制電壓 )(tuo ，控制電壓信號輸入到壓控振蕩器調節其振蕩頻率，達到使振蕩頻率與輸入信號頻率 )(ti? 相等的作用。環路瞬時頻差表示為 )(tpe? 。 )(s i n)()(s i n)()()( 0002 tpKFtpFUKtuKtp eed ??? ??? 是控制電壓 )(tuo 加至壓控振蕩器所引起振蕩頻率 )(tv? 相對于自由振蕩頻率 0?的頻差。 數字鑒相器 （ DPD）的軟件設計及仿真 數字鑒相器（ DPD）采用邊緣檢測的方法 [7]，對輸入的被鎖信號（ signal）和鎖相信號（ sig_pll）檢測其上升沿或下降沿，以確定相位的超前滯后情況以及相位差的寬度。 根據（ 1）得到的信號 sig_pll 和 sig_pll_r，對輸入的鎖相信號（ sig_pll_r）進行上升沿判斷，得到用于表示鎖相信號（ sig_pll）上升沿的信號sig_pll_e，其脈沖寬度為 clkT 。 (~signal_r) 若 signal_e 的值為真，則檢測到被鎖信號（ signal）的上升沿。 圖 42 鑒相邏輯真值表 邊緣檢測鑒相信號的仿真波形圖如圖 43。由數字鑒相器（ DPD）輸出的相位誤差 up 和 down 輸入到數字環路濾波器（ DLF）進行比例積分運算，從而濾除高頻雜波的影響。 （ 3）對（ 2）得到的比例增減計數脈沖，在 up 或 down 的低電平時間內 及比例限幅參數 NPmax 的控制下進行比例增減計數，得到參數 NP_r。 （ 7）在 up 或 down 的上升沿時，把積分控制參數 NP 和積分控制參數 NI相加，得到控制參數 N，用于控制數控振蕩器的振蕩。比例參數 NP_r 在 down 的 下降沿進行清零，然后在比例增脈沖clk_pg 下進行增計數，在 down 的上升沿鎖存 NP_r，得到比例控制參數 NP。數控振蕩器（ DCO）對系統時鐘 clk 進行分頻，輸出的信號經 M 倍分頻反饋到鑒相器與被鎖信號進行鑒相。低位參數 NL輸入到 K 位相位累加器進行相加，本設計中 K＝ 5。 圖 47 數控振蕩器（ DCO）仿真工作波形圖 分析波形圖可知 輸入的控制參數 N＝ 0589H，得高位參數 NH=02CH，低位參數 NL=09H。使輸出的鎖相信號（ signal）和被鎖信號（ sig_pll）的頻率一致，保持固定的相位差，達到鎖定狀態。 由圖，初次鑒相的相位誤差較大。 鎖相環系統軟件設計中遇到的問題及解決方法 問題一：進行數字鑒相器（ DPD）設計時，得到的相位誤差信號不穩定，會出現一些毛 刺信號，影響系統的穩定性。如需加大鎖相環系統鎖定信號的頻率上限，需加大積分限幅參數 NImin 的值；如需減小鎖相環系統鎖定信號的頻率下限，需加大比例限幅參數 NPmax 的值 。 鎖相環系統的載入 DE2 開發析調試 利用 Quarus II 軟件自帶的邏輯分析儀，分析數字鎖相環系統所使用的幾個 IO 口上的信號變化情況。 解決方法：將 DE2 開發板上的下載模式選擇鍵撥到 JTAG 檔。 第六章 鎖相環系統相關參數的分析確定及數據的測試分析 鎖相環系統相關參數的分析確定 整個數字鎖相環系統的設計，需要確定的參數有比例參數 PG、積分參數IG、反饋分頻倍數 M、比例計數限幅參數 NPmax 和 NPmin、積分計數限幅參數NImax 和 NImin、 K 位相位累加器的系數 K。由以上幾個變量可以確定 PG、IG 的取值范圍。 積分計數限幅參數只需滿足 m i n2)~1(ImsigkfM faxN clk???? m a x2)1~(ImsigkfM finN clk???? 就可。 數字鎖相環系統數據的測試分析 在第五章設定的參數下，得到此 鎖相環系統鎖相范圍為 ~19KHz。輸入的被鎖信號頻率（ signal）在 ~19KHz 的范圍內選取一定的頻率值。繼續增加被鎖信號（ signal）的頻率，鎖相信號（ sig_pll）的頻率波動會越來越大，以致不能跟上被鎖信號（ signal）的頻率，環路會出現失鎖的狀況。一直加大輸入的被鎖信號頻率（ signal），會出現失鎖的狀況。 當比例系數 PG＝ 3,積分系統 IG＝ 15 時，測得數據分析系統穩定性和鎖相速度如表 66； 表 66 當 PG=3,IG=15 時，系統穩定性和鎖相速度分析 系統鎖定時 T 時間內 sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 當比例系數 PG＝ 5,積分系統 IG＝ 15 時，測得數據分析系統穩定性和鎖相速度如表 67； 表 67 當 PG=5,IG=15 時，系統穩定性和鎖相速度分析 系統鎖定時 T 時間內 sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 當比例系數 PG＝ 7,積分系統 IG＝ 15 時，測得數據分析系統穩定性和鎖相速度如表 68； 表 68 當 PG=7,IG=15 時，系統穩定性和鎖相速度分析 系統鎖定 時 T 時間內 sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 由表 66,表 66,表 68 得到的測試數據分析比較可知：當固定積分系數IG＝ 15,使比例系數 PG 的值增大（從 3 到 7），當輸入的被鎖信號頻率（ signal）較小時（小于 7kHz），輸出的鎖相信號（ sig_pll）頻率不會產生明顯的波動，對系統影響不大。基于 FPGA 的數字電路設計并非純粹的軟件設計，其有自身的特殊性，與硬件的關聯性比較大。不僅要具備一定的技術功底，同時也要有一定的耐心與細心 。所以，我要感謝每一位教過我們的老師。 在劉老師的幫助下，我終于順利完成了我的畢業設計。在我 進行系統調試時，劉老師給了很大的幫助。不管自己以后是否從事電子這一行，我覺得畢設期間對我的鍛煉還是蠻大的。在做軟件調試時，若出現問題，不僅要進行軟件查錯，同時也要進行硬件查錯。糾其原因是，當比例系數較小時，比例計數會非常的敏感，導致系統一直 處在振蕩狀態。但當輸入的被鎖信號 （ signal）頻率較高時（大于 7kHz），增加系統的積分系數