《eda技術實用教程(第四版)》習題答案(文件)

　

【正文】 。 Q :OUT STD_LOGIC。 END COMPONENT。 u1: DFF_PRE_CLR_ENA PORT MAP(CLK,D,Q,EN,SS,RESET)。 ENTITY DFF_PRE_CLR_ENA IS PORT(CLK : IN STD_LOGIC。 PRE : IN STD_LOGIC。 類似于在芯片內部定義一個數據的暫存節點 BEGIN PROCESS(CLK,D,Q1,ENA,PRE,CLR) BEGIN IF CLR=39。 ELSIF PRE=39。 ELSIF CLK39。139。139。 將內部的暫存數據向端口輸出 END PROCESS。 ENTITY t3_12_e IS PORT(D,EN,CLK,RST : IN STD_LOGIC。 D : IN STD_LOGIC。 CLR : IN STD_LOGIC)。 BEGIN D_EN=D AND EN。 Q1=(NOT D_EN) OR RST。 ENTITY mux21a IS PORT(a,b : IN STD_LOGIC。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=39。 解 2：實現圖 320(f)RTL 圖的 VHDL 程序 底層 設計描述 帶預置、清零和輸出使能的上升沿 D 觸發器程序 () LIBRARY IEEE。 Q :OUT STD_LOGIC。 END。 THEN Q1=39。 THEN Q1=39。139。 END IF。 將內部的暫存數據向端口輸出 END IF。 解 3：實現圖 320(f)RTL 圖的 VHDL 程序 頂層設計描述 LIBRARY IEEE。 END ENTITY t3_12_f。 ENA : IN STD_LOGIC。 COMPONENT mux21a 調用 D 觸發器聲明語句 PORT(a,b : IN STD_LOGIC。 SIGNAL DD,DDD: STD_LOGIC。,RST,DD)。,39。)。039。 END ARCHITECTURE one。 P115 44 參考 QuartusII 的 Help，詳細說明 Assignments 菜單 中 Settings 對話框的功能。 (3)說明 Analysisamp。 47 用 74283（ 4 位二進制全加器）加法器和邏輯門設計實現一位 8421BCD 碼加法器電路，輸入輸出均是 BCD 碼， CI 為低位的進位信號， CO 為高位的進位信號，輸入為兩個 1位十進制數 A，輸出用 S 表示。 如果使用 74299（ 8 位通用移位寄存器）、 74373（ 8D 鎖存器）、 D 觸發器和非門來完成上述功能，應該有怎樣的電路？ 411 用一片 74163（可預置 4 位二進制計數器）和兩片 74138（ 3 線 8 線譯碼器）構成一個具有 12 路脈沖輸出的數據分配器。當 5 位輸入中 1 的數目為奇數時，在最后一位的時刻輸出 1。 USE 。P_out:并行輸出數據 o_e_out: OUT STD_LOGIC)。shift_t:移位計數器 BEGIN IF CLK39。139。 P_out=shift_Q。采樣移位串行輸入 ELSE shift_t:=shift_t+1。 END IF。 413 用 7490（十進制計數器）設計模為 872 的計數器，且輸出的個位、十位、百位都應符合 8421 碼權重。 USE 。 FOUT : OUT STD_LOGIC)。 BEGIN IF CLK39。 當 CNT8計數計滿時，輸入數據 D被同步預置給計數器 CNT8 FULL = 39。039。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。 THEN CNT2 := NOT CNT2。139。 END IF。 P128~P129 55 什么是重載函數 ?重 載 算符有何用處 ?如何調用重載算符函數 ? 答：（ 1） 什么是重載函數 ? 根據操作對象變換處理功能。第二種方法： Q=(OTHERS=‘ 0’ )；其中 OTHERS=‘ 0’ 不需要給出信號 Q的位寬度，即可對 Q 清零。 USE 。 超過半數指示 CNTH: OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 FOR n IN 0 TO 6 LOOP n 是 LOOP 的循環變量 IF(DIN(n)=39。 END LOOP。 ELSE G_4=39。 END BHV。 USE 。 ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval: integer range 7 DOWNTO 0。) then muxval := muxval+1。) then muxval := muxval+2。 when 2=q=i2。 null。 【例 510】位矢中‘ 1’碼個數統計電路設計 LIBRARY IEEE。 CNTH: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 FOR n IN 0 TO 7 LOOP n 是 LOOP 的循環變量 IF(DIN(n)=39。 END LOOP。 答：根據變量具有順序立即賦值傳送特性，例 57 和例 。 END PROCESS。) THEN Q:=Q+1。 ARCHITECTURE BHV OF CNTC IS BEGIN PROCESS(DIN) VARIABLE Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 end process。 when others=q=39。 case muxval is when 0=q=i0。 if (b= 39。 if (a= 39。 q: OUT STD_LOGIC)。 【例 57】預設計 4 選 1 多路器 (通過變量測選擇條件，將產生正確結果。 END IF。 IF Q=4 THEN G_4=39。) THEN Q:=Q+1。 ARCHITECTURE BHV OF vote_7 IS BEGIN PROCESS(DIN) VARIABLE Q: STD_LOGIC_VECTOR(2 DOWNTO 0)。 ENTITY vote_7 IS PORT( DIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 解： 57 用循環語句設計一個 7 人投票表決器，及一個 4 位 4 輸出最大數值檢測電路。 （ 3） 如何調用重載算符函數 ?采用隱式方式調用，無需事先聲明。 END ARCHITECTURE one。039。139。EVENT AND FULL = 39。 END IF。 同時使溢出標志信號 FULL輸出為高電平 ELSE CNT8 := CNT8 + 1。139。 ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC。 ENTITY DVF IS PORT(CLK : IN STD_LOGIC。 答：無符號整數的 STD_LOGIC 的數據。 END PROCESS。 shift_Q(4 DOWNTO 1)。奇校驗輸出 shift_Q:=S_in amp。 移位寄存器和計數器復位 ELSE IF shift_t=4 THEN 檢測到接收 5位串行輸入數據 shift_t:=000。139。 ARCHITECTURE one OF odd_even_p_RXD_5 IS BEGIN PROCESS(CLK,RST) VARIABLE shift_Q : STD_LOGIC_VECTOR(4 DOWNTO 0)。 ENTITY odd_even_p_RXD_5 IS PORT(CLK,RST,S_in: IN STD_LOGIC。 當 5位輸入中 1的數目為奇數時，在最后一位的時刻輸出 1。若改用一片 74195（ 4 位通用移位寄存器）代替以上的 74163 （ 可預置 4 位二進制計數器），試完成同樣的設計。 49 基 于 原 理 圖 輸 入 方 式 ， 用 D 觸 發 器 構 成 按 循 環 碼(000001011111101100000)規律工作的六進制同步計數器。 (4)說明 FitterSettings 中的 DesignAssistant 和 Simulator 功能，舉例說明它們的使用方 法 。Qptions 的功能、他用方法和檢測途經。 P95~P115 42 由圖 435 和圖 436，詳細說明工程設計 CNT10 的硬件工作情況。039。139。,39。 u2: DFF_PRE_CLR_ENA PORT MAP(CLK,DDD,DOUT,39。 BEGIN u1: mux21a PORT MAP(D,39。 y : OUT STD_LOGIC)。 CLR : IN STD_LOGIC)。 D : IN STD_LOGIC。 ENTITY t3_12_f IS PORT(RST,D,CLK : IN STD_LOGIC。 將內部的暫存數據向端口輸出 END PROCESS。139。139。 ELSIF CLK39。 ELSIF PRE=39。 類似于在芯片內部定義一個數據的暫存節點 BEGIN PROCESS(CLK,D,Q1,ENA,PRE,CLR) BEGIN IF CLR=39。 PRE : IN STD_LOGIC。 ENTITY DFF_PRE_CLR_ENA IS PORT(CLK : IN STD_LOGIC。 ELSE b。 y : OUT STD_LOGIC)。 圖 320 RTL 圖（ f） 解 1：實現圖 320(f)RTL 圖的 VHDL 程序 底層設計描述 用 WHEN_ELSE 實現 2 選 1 多路選擇器程序 () LIBRARY IEEE。039。 SIGNAL D_EN: STD_LOGIC。 ENA : IN STD_LOGIC。 END ENTITY t3_12_e。 解 2：實現圖 320(e)RTL 圖的 VHDL 程序 頂層設計描述 LIBRARY IEEE。 將內部的暫存數據向端口輸出 END IF。 END IF。139。 THEN Q1=39。 THEN Q1=39。 END。 Q :OUT STD_LOGIC。 圖 320 RTL 圖（ e） 解 1：實現圖 320(e)RTL 圖的 VHDL 程序 底層設計描述 帶預置、清零和輸出使能的 D 觸發器程序 () LIBRARY IEEE。 定義 1 個信號作為內部的連接線。 PRE : IN STD_LOGIC。 ARCHITECTURE one OF t3_12_