eda技術實用教程(第四版)習題答案(專業版)

　　

【正文】 139。 when 3=q=i3。 ENTITY mux4 IS PORT(i0,i1,i2,i3,a,b: IN STD_LOGIC。139。 （ 2） 重 載 算符有何用處 ? 用于兩個不同 類型 的操作數據自動轉換成同種數據類型，并進行運算處理。 BEGIN IF FULL39。 END ENTITY DVF。移位計數 shift_Q:=S_in amp。 o_e_out:奇校 驗輸出位 END ENTITY odd_even_p_RXD_5。 48 設計一個 7 人表決電路 （用 4 位二進制全加器） ，參加表決者 7 人，同意為 1，不同意為 0，同意者過半則表決通過，綠指示燈亮；表決不通過則紅指示燈亮。,39。 定義 1 個信號作為內部的連接線。 USE 。139。 USE 。 u1: DFF_PRE_CLR_ENA PORT MAP(CLK=CLK,D=D,Q=Q,ENA=EN,PRE=39。 END bhv。139。 END ARCHITECTURE one。 解 2：實現圖 320(d)RTL 圖的 VHDL 程序 頂層設計描述 LIBRARY IEEE。 THEN Q1=39。 LIBRARY IEEE。 Q : OUT STD_LOGIC)。 電平觸發 D 型觸發器程序 () LIBRARY IEEE。 END CASE。 圖 320 RTL 圖（ b） 解：實現圖 320(b)RTL 圖的 VHDL 程序 LIBRARY IEEE。 END ARCHITECTURE A_S_16。 IF SUB_EN=39。 計數器異步復位 ELSIF CLK39。 CQ : OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。 IF Q=9 THEN COUT=39。 計數器異步復位 ELSIF CLK39。 310 用 VHDL 設計一個功能類似 74LS160 的計數器。 END PROCESS P_REG 。139。 1Hz(允許誤差177。 ENTITY mux41a IS PORT( A,B,C,D : IN STD_LOGIC。 定義 1 個信號作為內部的連接線。 u2: h_suber PORT MAP(x=a, y=sub_in, diff=diff_out,s_out=c)。 diff,s_out: OUT STD_LOGIC)。 OUT1: OUT STD_LOGIC)。)。THEN 檢測是否允許計數 (同步他能 ) IF CQI16FFFF THEN CQI:=CQI+1。 USE 。 END IF。 THEN 檢測時鐘上升沿 IF RST=39。 解： 十二進制計數器 VHDL 程序設計。 = y = a3。 END CASE。 END ARCHITECTURE if_mux41。 圖 316 4 選 1 多路選擇器 解 1： 用 IF_THEN 語句 實現 4 選 1 多路選擇器 LIBRARY IEEE。 輸入端 enable:IN STD_LOGIC。s0。定義標準邏輯位矢量數據類型 BEGIN s0s1=s1amp。 END ENTITY mux31。 = outy = y。 ARCHITECTURE behav OF CNT12 IS SIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN Q=DATA。 DOUT=Q。039。 END IF。 CQ=CQI。 OUT1 = NOT Q。 END ENTITY f_suber。 diff0,diff1,diff2,diff3: OUT STD_LOGIC。 END ARCHITECTURE s8。 y=A WHEN S0_3=0111 ELSE B WHEN S0_3=1011 ELSE C WHEN S0_3=1101 ELSE D WHEN S0_3=1110 ELSE 39。 BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(15 DOWNTO 0)。 計數范圍 (D=n)： n/2 取整 ~0(n=10:4\3\2\1\0 計數 ) FULL = 39。139。 計數進位輸出 END CNT10。 允許計數 ,檢測是否小于 9 ELSE Q:=(OTHERS=39。 解： 311 給出含有異步清零和計數使能的 16 位二進制加減可控計數器的 VHDL 描述。039。 大于 65535,計數值清零 END IF。 計數大于 9,輸出進位信號 ELSE COUT = 39。EVENT AND CLK0=39。 CASE AB IS 類似于真值表的 case 語句 WHEN 39。 y : OUT STD_LOGIC)。 END IF。 END COMPONENT。 ARCHITECTURE bhv OF DFF_PRE_CLR_ENA IS SIGNAL Q1:STD_LOGIC。 IF EN=39。 PRE : IN STD_LOGIC。 END。 END IF。 ENA : IN STD_LOGIC。 y : OUT STD_LOGIC)。 類似于在芯片內部定義一個數據的暫存節點 BEGIN PROCESS(CLK,D,Q1,ENA,PRE,CLR) BEGIN IF CLR=39。139。 CLR : IN STD_LOGIC)。,39。Qptions 的功能、他用方法和檢測途經。 當 5位輸入中 1的數目為奇數時，在最后一位的時刻輸出 1。 移位寄存器和計數器復位 ELSE IF shift_t=4 THEN 檢測到接收 5位串行輸入數據 shift_t:=000。 答：無符號整數的 STD_LOGIC 的數據。 同時使溢出標志信號 FULL輸出為高電平 ELSE CNT8 := CNT8 + 1。039。 ENTITY vote_7 IS PORT( DIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 END IF。 if (b= 39。 USE 。 答：根據變量具有順序立即賦值傳送特性，例 57 和例 。 【例 510】位矢中‘ 1’碼個數統計電路設計 LIBRARY IEEE。) then muxval := muxval+1。 ELSE G_4=39。 USE 。139。 當 CNT8計數計滿時，輸入數據 D被同步預置給計數器 CNT8 FULL = 39。 413 用 7490（十進制計數器）設計模為 872 的計數器，且輸出的個位、十位、百位都應符合 8421 碼權重。139。當 5 位輸入中 1 的數目為奇數時，在最后一位的時刻輸出 1。 P115 44 參考 QuartusII 的 Help，詳細說明 Assignments 菜單 中 Settings 對話框的功能。,39。 ENA : IN STD_LOGIC。 END IF。 END。 ENTITY mux21a IS PORT(a,b : IN STD_LOGIC。 D : IN STD_LOGIC。139。 PRE : IN STD_LOGIC。 Q :OUT STD_LOGIC。 THEN Q1=D。 CLR : IN STD_LOGIC)。 D: IN STD_LOGIC。139。 ENTITY mux21a IS PORT(a,b : IN STD_LOGIC。 CD=C OR D。 ARCHITECTURE sxdl OF t3_12_a IS 時序電路 sxdl SIGNAL Q : STD_LOGIC。 IF CQI=0 THEN COUT=39。039。139。 END behav。 THEN Q:=DATA。 4 位預置數 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 D(15 DOWNTO 1))1。 END ENTITY DVF16。S2amp。 u6:f_suber PORT MAP(xin=x6,yin=y6,diff_out=diff6,sub_in=a5,sub_out=a6)。 ENTITY suber_8 IS PORT(x0,x1,x2,x3,x4,x5,x6,x7: IN STD_LOGIC。 ENTITY f_suber IS PORT(xin,yin,sub_in: IN STD_LOGIC。 END IF。 END IF。 計數大于 9,輸出進位信號 ELSE COUT = 39。139。039。 THEN 檢測是否允許計數或加載（同步使能） IF LOAD=39。計數值輸出 COUT : OUT STD_LOGIC)。 WHEN 39。 ENTITY mux31 IS PORT(a1,a2,a3,s0,s1: IN STD_LOGIC。 END ENTITY mux41。 ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0)。 P34~36 22 什么是基于乘積項的可編程邏輯結構 ? P33~34， 40 什么是基于查找表的可編程邏輯結構 ? P40~41 23 FPGA 系列器件中的 LAB 有何作用 ? P43~45 25 解釋編程與配置這兩個概念。 ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC。 USE 。 END ARCHITECTURE case_mux41。 END CASE。 USE 。 THEN Q=(OTHERS =39。 END IF。 CQ : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) 。039。 IF CQI=0 THEN COUT=39。 ARCHITECTURE sxdl OF t4_19 IS 時序電路 sxdl SIGNAL Q : STD_LOGIC。 ARCHITECTURE hs1 OF h_suber IS BEGIN Diff = x XOR (NOT y)。 END ARCHITECTURE fs1。 u1:f_suber PORT MAP(xin=x1,yin=y1,diff_out=diff1,sub_in=a0,sub_out=a1)。 Y : OUT STD_LOGIC)。 USE 。039。 BEGIN IF FULL39。 LIBRARY IEEE。139。 計數大于 9，輸出進位信號