畢業設計-基于fpga的函數信號發生器的設計與實現(文件)

　

【正文】 gnment Statement IF reset=39。)。) THEN IF en=39。 END IF。 END a。 相位累加器仿真如圖 第 4章 模塊生成及仿真 第頁 III 圖 相位累加器模塊的時序仿真 正弦 ROM 查找表 相位累加器對 2進制碼進行累加運算，是典型的反饋電路，產生的累加結果的高Ｍ位作為 ROM查找表的取樣地址值，而此查找表中儲存了一個周期的正弦波幅度值。為了保證波形的平滑，設 計時可將一個周期分為 1024個點。第一種方法 ,容量最大 ， 但速度最慢 ， 而且編程比較麻煩 ， 第二種方法 ， 速度最快 ， 但容量非常小 ， 第三種方法則兼顧了二者的優點 ， 而克服了其缺點。 第 4章 模塊生成及仿真 第頁 IV 圖 ROM表所存儲的數據 ROM模塊 VHDL程序如下： LIBRARY ieee。 第 4章 模塊生成及仿真 第頁 V q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 lpm_widthad : NATURAL。 PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 BEGIN q = sub_wire0(7 DOWNTO 0)。可見用這種方法得到高精度的數控振蕩器將花費較大的 ROM資源。在第三個為負且減少的 1/4周期 （ 2kπ+π——2kπ+3/2π）內，除了符號與第一個 1/4周期相反外，其數值是一樣的，所以采取正著取。如果第十位為 0為單調上升， 1則相反。 給出的波形數據只是 0? 90? 的，其 他部分的值必須是由 0? 90? 的值經過轉換得到，具體解決如下：地址字 address[]設計成十位的，其中第八位是真實的 ROM地址，正好 256個，最高的兩位是控制字，當高位為 0時對地址字的第八位不作處理，當高位為 1時，將地址字的低八位取反，這就相當于在 90? 180? 和 270? 360? 時反過來讀 ROM，這是符合 sin的對稱性的。 90180 270360 從大取到小（地址 反 著 取 ） ENTITY convertor IS PORT( addr : IN STD_LOGIC_VECTOR(9 downto 0)。 ARCHITECTURE a OF convertor IS BEGIN Process Statement 第 4章 模塊生成及仿真 第頁 VIII PROCESS (addr) BEGIN If Statement IF addr(8)=39。 END IF。 圖 Convertor的時序仿真 圖 生成的 Convertor元件 當高位為 0時對 ROM中讀出來的數據不需要做處理，最高位為 1時，將讀出的數據取反。 USE 。 END dataconvert。 ELSE data=rom(7 downto 0)。 圖 dataconvertor的時序仿真 第 4章 模塊生成及仿真 第頁 X 圖 生成的 dataconvertor元件 這樣就完成了整個周期的采樣，這樣做的好處也非常明顯，值存儲了 1//4的波形數據，節省了 3/4的系統資源。延時的大小不僅和連線的長度和邏輯單元的數目有關，而且也和器件的制造工藝、工作環境有關。去毛刺的方法有輸出加 D觸發器、信號同步法、信號延時同步法 。我們可以對 sum相位累加器加與 不加 reg的時序仿真做出對比，如圖 420所示。 ENTITY reg1 IS PORT( clk : IN STD_LOGIC。 ARCHITECTURE a OF reg1 IS BEGIN Process Statement PROCESS (clk) BEGIN Signal Assignment Statement IF (clk39。 END IF。(2)數字地和模擬地分開，僅在一點相連 。首先進行電源部分的安裝，在焊接所有芯片之前先要保證電源工作正常，先將焊上電源芯片，并按設計值焊上外圍器件，然后加電， 安裝完的電路圖 檢查各個電源的輸出電壓是否正常，當所有電源輸出正常后，才能焊接其它芯片。安裝時要注意觀察組裝完工的電路板，檢查元器件是否安裝正確，包括電容類元件的正負極、集成電路引腳的位置與方向 。 END a。139。 Dout : OUT STD_LOGIC_VECTOR(9 downto 0) )。 USE 。這里所指的信號延時可以是數據信號的延時，也可以是時鐘信號的延時 （ a）在沒有使用 reg的相位累加器有毛刺 第 4章 模塊生成及仿真 第頁 XI （ b）使用了 reg后的相位累加器輸出無毛毛刺 圖 有無 reg的時序仿真對比 在程序及時序仿真中我們可以看出 reg有延時一個數據的作用，在實驗中主要用來消除數據信號中的毛刺 [13]。這時，往往會出現一些不正確的尖峰信號 ——毛刺。這種算法共節省了 7/8的系統資源，否則無論如何也不會在一個 FPGA芯片中達到這樣的精度的。 END PROCESS 。139。 rom : IN STD_LOGIC_VECTOR(7 downto 0)。 這一部分功能由 dataconvertor模塊實現的，其 VHDL程序如下： LIBRARY IEEE。 END PROCESS 。 THEN address=not addr(7 downto 0)。 address : OUT STD_LOGIC_VECTOR(7 downto 0) )。 USE 。從而實現了相位對幅值的轉化。由以上的設計思想 本設計 對相位累加器的各數位做了分工，后 8位表示具體的地址，而最高位決定正弦波的 正負值，而次高位則確定了其究竟是上升還是減少的。所以可以只存 1/4個周期（ 0——π/2）的數值。 END SYN。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 lpm_outdata : STRING。 ARCHITECTURE SYN OF rom2 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 ENTITY rom2 IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。編程的 時候可對 LPMROM進行如下設置。因此，應當用 C語言描述正弦方程式，最后再將其轉化為所需的 mif文件。 ROM查找表在整個設計中是一個比較重要的部分。 K : IN STD_LOGIC_VECTOR(7 downto 0)。 END IF。 THEN Q=Q+K。event and clk=39。 THEN 第 4章 模塊生成及仿真 第頁 II output=(others=39。 END sum。 USE 。電平轉換電路及與插座連接方式如下： 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 XV 圖 RS232電平轉換電路 第 4章 模塊生成及仿真 第頁 I 第 4 章 模塊生成及仿真 相位累加器模塊 相位累加器以頻率字作為輸入，在每一輸入時鐘的上升沿到來時，將輸入的頻率字與累加器中的值相加，輸出作為相位累加器的輸入；當累加值溢出時 (大于正弦 ROM查找表地址的最大值 )，則減去模值加一再送出 。圖 3一 4為用 MegaWizardPlug 一 InManager 生成的 PLL 的實例圖，圖中輸入端， 外接系統時鐘，兩個輸出端，一個是內部 DDS 的系統時鐘，另一個為數模轉換的控制時鐘，兩個時鐘都是都一個 PLL 產生的，所以，輸出的時鐘相位偏移在允許范圍內。如圖 3 一 3所示 :任意波形發生器的 FPGA的電路設計主要是用 FPGA設計 DDS的核心部分即相位加法器、控制字輸入寄存器、流水線累加器，波形查找表、任意波形數據寄存器。相位寄存器是一個 8位寄存器，它接受 ARM 處理器發送來的相位控制字數據并進行寄存，當下一個時鐘到來時，輸入寄存的數據，對輸出波形的頻率和相位進行控制。(4)構造出兩個多波形選擇輸出的輸出通道，其中的一路通道可具備移相功能 。(4)形成波形 RAM。用 FPGA 可以非常方便的實現 DDS 系統的數字電路環節，且可現場編程進行電路的修改。因為，只要改變 FPGA 中的 ROM 數據， DDs 就可以產生任意波形，因而具有相當大的靈活性。后來出現的專用 DDS 芯片極大的推動了 DDS 技術的發展，但專用 DDS 芯片價格昂貴，且無法實現任意波形輸出，近來， CPLD 及 FPGA 的發展為實現 DDS 提供了更好的技術手段。 圖 3 一 l 為基于 Verilog 的 FPGA 的設計流程示意圖。 (6)VerilogHDL語言的描述能力可以通過使用編程語言接口 (PLI)機制進 一步擴展。verilog 語言中提供開關級、門級、 RTL 級和行為級支持，一個設計可以先用行為級語法描述它的算法，仿真通過后，再用 RTL 級描述，得到可綜合的代碼。由于 Verilog 私有性，妨礙了使用者之間的交流與共享，為與 vHDL 語言競爭， 1990 年， Cadenee 公司決定公開 verilogHDL 語一言。 way DesignAutomation 公司的 philMoothy 首創。在硬件描述語言出現之前，已經有很多成功的軟件設計語言，比如 :Fortran、 Pascal 和 C等，為什么不用這些語言描述硬件 ?因為這些軟件設計語言較合適描述順序執行的程序，卻難以描述硬件的并發行為 。 (5)多器件劃分 。項目處理包括以下基本步驟 : (1)消息處理器自動定位錯誤 。 QuartuSH 具有如下的多種設計輸入方法 :原理圖輸入與符號編輯、硬 件描述語言、波形設計輸入、平面圖編輯以及層次設計輸入。 生成 Vector Waveform File 對要生成 VWF的 VHDL File選擇“ FileNew”生成 Vector Waveform File。 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 V 圖 新建 模塊 文件夾對話框 （ 2） 選擇 File→Save As 為 “ Block ” （ 3 ）選中新建的 Block Diagram/Schematic File ，并雙擊 Block Diagram/Schematic File，然后選擇所需的模塊，如圖 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 VI 圖 選擇所需的模塊放入 Block Diagram/Schematic File 就這樣， 按照上 述步驟 ，逐 個生成 所需模 塊，放 入 Block Diagram/Schematic File中。接下來其他對話框都默認值即可。 (2) File→New Project Wizard 。基于 Flash 和反熔絲的 FPGA 沒有這些隱 含成本，因此可保證較低的總系統成本。目前有三種基本的 FPGA 編程技術 :SRAM、反熔絲、 Flash。當需要修改 FPGA 功能時，只需換一片 EPROM即可。用戶可以根據不同的配置模式，采用不同的編程方式。(4)片上的隨機存取塊狀 RAM。當用于 RAM 時， EAB可配制成多種形式的字寬和容量。單片機可選用常用的如 MCS51 系列、 MCS96 系列、 AVR 系列等均可。 因此， FPGA 芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。 (2)FPGA 可做其他全定制或半定制 ASIC電路的中試樣片。 第 3 章 基于 FPGA的 DDS模塊的實現 第頁 I 第三章 基于 FPGA 的 DDS 模塊的實現 現場可編程門陣列 (FPGA)簡介 FPGA 是英文 FieldprogrammableGateArray 的縮寫，即現場可編程門陣列，它是在隊 L、 GAL、 EPLD 等可編程器件的基礎上進一步發展的產物。 G語言還擁有豐富的擴展函數，為用戶提供了極大的方便。當然一味靠增加波形 ROM 的深度和字長