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非同步電路設計-預覽頁

2025-10-03 14:56 上一頁面

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【正文】 des 都是 stable 的狀態下，environment 才能更改一個 input 的值。非同步電路設計期末考參考答案 1. (4%)Draw a 3stage’s 4phase dualrail 2bit data path.(54) CC CC C CCC CC C CC C CA C Kd [ 0 ] . td [ 0 ] . fd [ 1 ] . td [ 1 ] . fA C Kd [ 0 ] . td [ 0 ] . fd [ 1 ] . td [ 1 ] . f2. (3%)Design a 4phase bundleddata demultiplexer.(57) y a c kz a c kx a c ky r e qz r e qx r e qCCc t l . fc t l . tc t l a c kzxyc t l01yzx3. (5%)Design a 4phase bundleddata Merge with inputs x and y. What is the inputs assumption? Why? Assume input x is active, explain that there is a glitch in the Celement of yack.(59) (1) (2) Mutually exclusive inputs (3) 如果 input 不互斥，在 xreq active 之後， zreq 傳至下級，在下級使 zack active 之後，如果 yreq 也 active 了，則除了 xack 外， yack 也會 active，但 input y 的 data 卻是還沒傳到下一級，電路動作發生錯誤。 ADD a b c s d C C C C C C C C C C C C C C C C C C GEN KILL 8. (3%)Explain Null Convention Logic.(pp 69) 將電路動作的控制做在 gate 之中，如上圖的兩個 gates，數字代表 inputs 中有多少個以上的 input 為 active 則 output 為 active，而如果所有 input 為 inactive 則output 為 inactive，其他狀況則 output 不變，所以一個 ninputs 的 NCL gate 如果數字為 1 則行為如同 OR gate，如果數字為 n 則行為如同 Celement。 (b) inertial delay：較接近實際狀況的 delay，只要時間不足，訊號的短期變化會被 gate 過濾掉。解決的方法可有： (1) 增加一個 delay element：將 hazard 隱藏在 delay 之中。 (2) dynamic10 hazard 會發生在 4,6,2,0 的 state transition flow，在 state 4 會自然轉換到 state 6，此時如果將 b 降為 0 會進入 state 2，在自然轉換到 state 0， output 也應該由 1變為 0，但在 state 6 時會使得 bamp。

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