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非同步電路設計(編輯修改稿)

2025-10-08 14:56 本頁面

　

【文章內容簡介】 dleddata 10. (4%)Explain fundamental mode and input/output mode.(63) (a) fundamental mode：必須在所有 inputs、 outputs 以及 internal nodes 都是 stable 的狀態下，environment 才能更改一個 input 的值。 (b) Input/output mode：只要 input 與 output 的值是 stable 狀態， environment 就可以更改一個以上的 input 值，而不必在意內部是否處於 stable 狀態。 11. (4%)Explain transport delay and inertial delay(pp 83) (a) transport delay：又稱為 pure delay，單純的將訊號 shift 過去，不做任何變動。 (b) inertial delay：較接近實際狀況的 delay，只要時間不足，訊號的短期變化會被 gate 過濾掉。 12. (4%)Explain Petri, STG, and SG.(65) (1) perti： petri 是由 directed arcs 和兩種 node： transitions、 places 組成，可用來建構或分析不同的系統 (2) STG： STG 是 petri 加上 input free choice、 1bounded、 liveness 的限制，在省略了一些簡單的 place(one arc in， one arc out)而成，另外還可以依需求的不同，加上 consistent state assignment、 persistency、 plete state coding之類的限制。 (3) SG： SG 是將各狀態進行編碼，形成 SG 內部的 node，另外以 directed arcs 相連接，這些 arc 代表訊號的變化，因此 SG 遠比 STG 複雜，但在可以用在電路合成 (synthesis)。 13. (5%)Explain th hazard in f=ab + bc + ca. How to solve it?(613) 在此電路如果三個 AND gate 之中有一個的速度特別慢，例如 bc 的 AND gate特別慢，則在上面的 signal transition 中會因為 bc 的 true 太慢形成而導致 c 的訊號形成一個 glitch。解決的方法可有： (1) 增加一個 delay element：將 hazard 隱藏在 delay 之中。 (2) 使用更複雜的電路：用完備的電路避免掉訊號轉換時的 glitch。 S LO Wabcacabbcabcacabbc (s low ) 14. (6%)Draw Karnaugh maps to explain static1 hazard and dynamic10 hazard. (pp95) (1) static1 hazard 如果 state 依照 12,13,15,14 的順序來走，則 state 14 的 output 邏輯值應該維持在 1，但實際上由於 15 的 1 是由 d 的值通過 OR gate 得來，而 14 的 1 是由 bamp。c 之後通過 OR gate

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