非同步電路設計-免費閱讀

2025-10-03 14:56 上一頁面

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【正文】 (2) dynamic10 hazard 會發生在 4,6,2,0 的 state transition flow，在 state 4 會自然轉換到 state 6，此時如果將 b 降為 0 會進入 state 2，在自然轉換到 state 0， output 也應該由 1變為 0，但在 state 6 時會使得 bamp。 (b) inertial delay：較接近實際狀況的 delay，只要時間不足，訊號的短期變化會被 gate 過濾掉。非同步電路設計期末考參考答案 1. (4%)Draw a 3stage’s 4phase dualrail 2bit data path.(54) CC CC C CCC CC C CC C CA C Kd [ 0 ] . td [ 0 ] . fd [ 1 ] . td [ 1 ] . fA C Kd [ 0 ] . td [ 0 ] . fd [ 1 ] . td [ 1 ] . f2. (3%)Design a 4phase bundleddata demultiplexer.(57) y a c kz a c kx a c ky r e qz r e qx r e qCCc t l . fc t l . tc t l a c kzxyc t l01yzx3. (5%)Design a 4phase bundleddata Merge with inputs x and y. What is the inputs assumption? Why? Assume input x is active, explain that there is a glitch in the Celement of yack.(59) (1) (2) Mutually exclusive inputs (3) 如果 input 不互斥，在 xreq active 之後， zreq 傳至下級，在下級使 zack active 之後，如果 yreq 也 active 了，則除了 xack 外， yack 也會 active，但 input y 的 data 卻是還沒傳到下一級，電路動作發生錯誤。 12. (4%)Explain Petri, STG, and SG.(65) (1) perti： petri 是由 directed arcs 和兩種 node： transitions、 places 組成，可用來建構或分析不同的系統 (2) STG： STG 是 petri 加上 input free choice、 1bounded、 liveness 的限制，在省略了一些簡單的 place(one arc in， one arc out)而成，另外還可以依需求的不同，加上 consistent state assignment、 persistency、 plete state coding之類的限制。c 的值為 1，如果此 gate 太慢時會使得在state 2, 0 之間原本降為 0 的 output 會有個 1 的 pulse 再回到 0，此為dynamic10 hazard。c 之後通過 OR gate 得來，當 state 由 15 轉成 14，即 d 變為 0，如果AND gate 的速度太慢來不及接上，則 output 將會先轉成 0，等 AND gate 的值上來後才恢復成 1，此為 stati

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