eda技術實用教程(第四版)習題答案-免費閱讀

　　

【正文】 CNTH=Q。 END CNTC。 end case。 end if。 begin muxval:=0。 58 從不完整的條件語句產生時序模塊的原理看，例 57 和例 510 從表面上看都包含不完整條件語句，試說明，為什么它們的綜合結果都是組合電路。 CNTH=Q。表決結果統計數 END vote_7。 57 用循環語句設計一個 7 人投票表決器，及一個 4 位 4 輸入最大數值檢測電路。 END PROCESS P_DIV。如果溢出標志信號 FULL為高電平， D觸發器輸出取反 IF CNT2 = 39。 且輸出溢出標志信號 FULL為低電平 END IF。EVENT AND CLK = 39。 USE 。 END IF。接收數據并行輸出 o_e_out=shift_Q(4) XOR shift_Q(3) XOR shift_Q(2) XOR shift_Q(1) XOR shift_Q(0)。EVENT AND CLK=39。 USE 。要求在原理圖上標明第 1 路到第 12 路輸出的位置。Synthesis Setting 的功能和使用方法，以及其中的 Synthesis Netlist Optimization 的功能和使用方法。 4 習 題 41 歸納利用 Quartus II進行 VHDL文本輸入設計的流程 ： 從文件輸入一直到 SignalTap II測試。 u3: DFF_PRE_CLR_ENA PORT MAP(CLK,DD,Q,39。 DDD=D XOR DD。 s : IN STD_LOGIC。 ARCHITECTURE one OF t3_12_f IS COMPONENT DFF_PRE_CLR_ENA 調用 D 觸發器聲明語句 PORT(CLK : IN STD_LOGIC。 Q=Q1。 AND ENA=39。039。 ENA : IN STD_LOGIC。039。 END ARCHITECTURE one。 END COMPONENT。 Q1,Q : OUT STD_LOGIC)。 THEN Q=Q1。EVENT AND CLK=39。139。 D : IN STD_LOGIC。 SIGNAL SS: STD_LOGIC。 END ENTITY t3_12_d。 將內部的暫存數據向端口輸出 END IF。139。 THEN Q1=39。 Q :OUT STD_LOGIC。 BEGIN u1: mux21a PORT MAP(CLK,D2,D1,DD)。 y : OUT STD_LOGIC)。 解 3：實現圖 320(c)RTL 圖的 VHDL 程序 頂層設計描述 。 Q:OUT STD_LOGIC)。039。 用 (WHEN_ELSE)實現 2 選 1 多路選擇器 程序 ()。 WHEN 39。 END ENTITY t3_12_b。 END IF。 ENTITY t3_12_a IS PORT (CL,CLK0: IN STD_LOGIC。 END IF。139。 計數大于 9,輸出進位信號 ELSE COUT = 39。139。139。 VARIABLE LS_LOAD : STD_LOGIC。 USE 。 END IF。 大于等于 9 時，計數值清零 END IF。139。039。 USE 。 END IF。139。 否則繼續作加 1 計數 FULL = 39。 D(15 DOWNTO 1)) THEN CNT8 :=(39。139。 ENTITY DVF16 IS PORT(CLK : IN STD_LOGIC。 39 分頻方法有多種，最簡單的是二分頻和偶數分頻甚至奇數分頻，這用觸發器或指定計數模的計數器即可辦到。 ARCHITECTURE one OF mux41a IS SIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0)。當且僅當 S0=0 時 :Y=A； S1=0 時 :Y=B； S2=0 時 :Y=C； S3=0 時 :Y=D。 u3:f_suber PORT MAP(xin=x3,yin=y3,diff_out=diff3,sub_in=a2,sub_out=a3)。 ARCHITECTURE s8 OF suber_8 IS COMPONENT f_suber 調用全減器聲明語句 PORT(xin,yin,sub_in: IN STD_LOGIC。 解 (2)：采用例化方法，以 1 位全減器為基本硬件；實現串行借位的 8 位減法器 (上圖所示 )。 END COMPONENT。 END ARCHITECTURE hs1。要求 : 1)首先設計 1 位半減器 ,然后用例化語句將它們連接起來 ,圖 420 中 h_suber 是半減器 ,diff 是輸出差 (diff=xy),s_out 是借位輸出 (s_out=1,xy),sub_in 是借位輸入。EVENT AND CLK0=39。 36 圖 318 是一個含有上升沿觸發的 D 觸發器的時序電路 (sxdl),試寫出此電路的 VHDL設計文件。 計數大于 9,輸出進位信號 ELSE COUT = 39。139。 大于 65535,計數值清零 END IF。EVENT AND CLK=39。 END ENTITY ADD_SUB_16。 35 設計含有異步清零和計數使能的 16 位二進制加減可控計數器。 COM: PROCESS(Q) BEGIN IF Q=12 THEN COUT=39。039。)。 THEN Q=DATA。 ENTITY CNT12 IS PORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 END PROCESS。 u2: PROCESS(s1,a1,a2,a3,y) BEGIN CASE s1 IS 類似于真值表的 case 語句 WHEN 39。039。試在一個結構體中用兩個進程來表達此電路 ,每個進程中用 CASE 語句描述一個 2 選 1 多路選擇器 MUX21A。 WHEN 01 = y = b。 s0: IN STD_LOGIC。 ELSIF s0s1 = 10 THEN y = c。 s1: IN STD_LOGIC。 ENTITY mux21 IS 實體 2: 2 選 1 多路選擇器 PORT(in0, in1,sel: IN STD_LOGIC。 《 EDA 技術 實用教程 (第四版 )》習題 1 習 題 11 EDA 技術與 ASIC 設計和 FPGA 開發有什么關系 ？ FPGA 在 ASIC 設計中有什么用途？ P3~4 12 與軟件描述語言相比， VHDL 有什么特點 ? P6 l3 什么是綜合 ?有哪些類型 ?綜合在電子 設計 自動化中的地位是什么 ? P5 14 在 EDA 技術中，自頂向下的設計方法的重要意義是什么 ? P7~10 15 IP 在 EDA 技術的 應用 和發展中的意義是什么 ? P22~14 16 敘述 EDA 的 FPGA/CPLD 設計流程，以及涉及的 EDA 工具及其在整個流程中的作用。 output:OUT STD_LOGIC)。 y: OUT STD_LOGIC)。 ELSE y = d。 s1: IN STD_LOGIC。 WHEN 10 = y = c。 圖 317 含 2 選 1 多路選擇器的模塊 解： 用 CASE 語句 實現 圖 418 所示的是雙 2 選 1 多路選擇器構成的電路 LIBRARY IEEE。 = y = a2。039。 END ARCHITECTURE case_mux31。 DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 允許加載 ELSIF CLK39。 計數器異步復位 ELSE IF EN=39。)。139。 解：用 VHDL 實現含有異步清零和計數使能的 16 位二進制加減可控計數器。 ARCHITECTURE A_S_16 OF ADD_SUB_16 IS BEGIN PROCESS(CLK,RST,ADD_EN,SUB_EN) VARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0)。139。 IF CQI=16FFFF THEN COUT=39。THEN 檢測是否允許計數 (同步他能 ) IF CQI0 THEN CQI:=CQI1。039。 圖 318 時序電路 解：實現圖 419 電路的 VHDL 程序 LIBRARY IEEE。139。 圖 319 1 位全加器 xin yin a b diff_out c 解 ()：實現 1 位半減器 h_suber(diff=xy； s_out=1,xy) LIBRARY IEEE。 解 ()：采用例化實現圖 420 的 1 位全減器 LIBRARY IEEE。 SIGNAL a,b,c: STD_LOGIC。 LIBRARY IEEE。 sub_out,diff_out: OUT STD_LOGIC)。 u4:f_suber PORT MAP(xin=x4,yin=y4,diff_out=diff4,sub_in=a3,sub_out=a4)。 解： 4 選 1 多路選擇器 VHDL 程序設計。 BEGIN S0_3=S0amp。但對于現場實現指定分頻比或小數分頻率的分頻電路的設計就不是很簡單了。 D : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 THEN IF CNT8 = 0000000000000000 THEN CNT8 := D1。039。039。 THEN CNT2 := NOT CNT2。 END IF。 ENTITY CNT10 IS PORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 THEN Q:=(OTHERS =39。 THEN 檢測是否允許計數或加載（同步使能） IF LOAD=39。 END IF。 DOUT=Q。 USE 。 BEGIN LS_LOAD:=LOAD。 THEN CQI:=DATA。THEN 檢測是否允許計數 (同步他能 ) IF CQI16FFFF THEN CQI:=CQI+1。039。)。 END IF。 OUT1: OUT STD_LOGIC)。 END PROCESS。 ARCHITECTURE sxdl OF t3_12_b IS 時序電路 sxdl SIGNAL AB,CD,ABCD : STD_LOGIC。139。 LIBRARY IEEE。 ELSE b。 END。 LIBRARY IEEE。 END COMPONENT。 u2: DFF6 PORT MAP(CLK,DD,Q)。 ENA : IN STD_LOGIC。039。 AND ENA=39。 Q=Q1。 AR