電子科學與技術專業實驗室畢業實習報告-免費閱讀

　　

【正文】 自 評在本次實習中，我們通過老師的講解和自己動手編寫程序來了解和熟悉FPGA平臺的功能和操作，在整個過程中我對于自己的表現基本滿意。(4) 這段時間，我學到了很多東西，不僅有學習方面的，更學到了很多做人的道理，對我來說受益非淺。通過高級編程語言或匯編語言實現基本并口讀寫操作，在第三方單片機IP核在FPGA上實現流水燈控制。(2) 在實際操作使用平臺完成設計任務這短暫的時間中，使我從理論到實踐上的一個飛躍，這次軟件實習，使我深刻地理解了實踐的重要性，理論無論多么熟悉，但是缺乏了實踐的理論是行不通的，現在終于明白了“讀萬卷書，行萬里路”這句話的含義。它將處理器、存儲器、I/O口、LVDS、CDR等系統設計需要的功能模塊集成到一個可編程器件上，構成一種特殊的可編程片上嵌入式系統。}其中IOWR_ALTERA_AVALON_PIO_DATA(LED_BASE, led)。 while (1) 　{ 　　if (led amp。最后，用Altera工具生成bit文件，通過提供的并口電纜下載到平臺上。Altem公司的Nios開發板都提供了相應的Flash編程設計，可以在NiosII開發套件安裝目錄的、ipnios2_ip文件夾中找到我們第一步是為圖像濾波器本身生成硬件。IDE的FlashProgrammer通過使用Altera的下載電纜能夠方便地對目標板上連接在FPGA上的Flash及串行配置器件EPCS進行編程。 選中你剛才建好的Tcl文件，點擊Run。 begin // // //initial 當然，在復合消隱信號為低電平時應該屏蔽彩條信號輸出。每四條掃描線為一個彩條寬度，共八種橫彩條模式，colory的二進制值為1表示該行的像素應發光。行、場消隱信號的邏輯與即為復合消隱信號。1. VGA時序信號產生模塊VGA時序信號產生模塊包括行點數計數器h_t、場行數計數器v_t、行同步產生狀態機h_state和場同步產生狀態機v_state等。 同步信號Hs每行有一個脈沖，（即96個DCLK）；行消隱期包括行同步時間twh，行消隱前肩thc（19個DCLK）和行消隱后肩tch（45個DCLK），共160個點時鐘(復合消隱信號是行消隱信號和場消隱信號的邏輯與，在有效顯示期復合消隱信號為高電平，在非顯示區域它是低電平。六、實習過程1. VGA接口的動畫顯示控制（一）設計原理——VGA信號時序圖5所示是計算機VGA(640480，60Hz圖像格式的信號時序圖，,。但是經過了十多年之后,仍然有相當多的硬件工程師分不清NOR和NAND閃存。 NAND閃存的存儲單元則采用串行結構，存儲單元的讀寫是以頁和塊為單位來進行（一頁包含若干字節，若干頁則組成儲存塊，NAND的存儲塊大小為8到32KB），這種結構最大的優點在于容量可以做得很大，超過512MB容量的NAND產品相當普遍， NAND閃存的成本較低，有利于大規模普及。它既有ROM的特點，又有很高的存取速度，而且易于擦除和重寫， 功耗很小。要求Precharge(預充電)命令，關閉該行，然后才能打開另一行。讀/寫控制線的設置方法有兩種：一種只設一根“寫使能”線，當＝0時為寫允許，當＝1時為讀允許；另一種是設兩根讀/寫控制線和，＝0為讀允許，而＝0為寫允許。Y向譯碼又稱列譯碼，其輸出線稱列選擇線，它選中一列的所有單元。位結構是1個芯片內的基本單元作為不同字的同一位，8位由8塊芯片組成。
由于它們都是由ASCII碼構成的, 其擴展名均為“.m”，故統稱為m文件。　　MATLAB的基本數據單位是矩陣，它的指令表達式與數學、工程中常用的形式十分相似，故用MATLAB來解算問題要比用C，FORTRAN等語言完成相同的事情簡捷得多，并且mathwork也吸收了像Maple等軟件的優點,使MATLAB成為一個強大的數學軟件。 Nios II處理器在全世界已經發售了15,000多個開發套件，世界前20名OEM均采用了該處理器。設計人員可以選擇使用高性能內核、低成本內核或者性價比合適的內核。隨著系統日益先進，基于標準處理器的方案會被淘汰，而基于Nios II處理器的方案是基于HDL源碼構建的，能夠修改以滿足新的系統需求，避免了被淘汰的命運。設計者能夠用Altera Quartus II開發軟件中的SOPC Builder系統開發工具很容易地創建專用的處理器系統，并能夠根據系統的需求添加Nios II處理器核的數量。專用指令是用戶增加的硬件模塊，它增加了算術邏輯單元（ALU）。Nios II系列軟核處理器是Altera的第二代FPGA嵌入式處理器，其性能超過200DMIPS，在Altera FPGA中實現僅需35美分。目前Altera已經停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。但也肯定是一個競爭很激烈的行業，關鍵看的就是速度和深度當然還有市場適應能力。FPGA大部分是基于SRAM編程,編程信息在系統斷電時丟失,每次上電時,需從器件外部將編程數據重新寫入SRAM中。 ④FPGA的集成度比CPLD高,具有更復雜的布線結構和邏輯實現。通常的分類方法是：　　將以乘積項結構方式構成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。動態功耗包括幾個成分，主要是電容負載充電與放電（內部與I/O）以及短路電流。這樣，時鐘將通過靠近時鐘引腳的正常輸入進入器件，再通過CLKINT向器件提供時鐘資源。　　eX器件LP方式引腳的使用　　Actel eX系列設計了特殊的低功率“休眠”模式。在易失性技術中，保持編程信息也需一定的靜態功率。 基于CMOS的設計主要消耗三類切率：內部的（短路）、漏電的（靜態的）以及開關的（電容）。差分信號的分配始終要先于單端信號。 2. 檢查制造商的塊/區域兼容性準則。不久以前，Synplicity與Xilinx宣布成立超大容量時序收斂聯合工作小組，旨在最大程度幫助地系統設計工程師以更快、更高效的方式應用65nm FPGA器件。因此，FPGA的使用非常靈活。 　　可以說，FPGA芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。允許他們的設計隨著系統升級或者動態重新配置而改變。CPLD邏輯門的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。5. 通過軟硬件協同設計應用NiosII處理器實現流水燈效果或電子表功能。掌握偏上系統軟硬件的協同設計過程。2. 熟練掌握QuartusII以及NiosIIEDS軟件的使用方法。這些可編輯元件可以被用來實現一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復雜一些的組合功能比如解碼器或數學方程式。另外一種方法是用CPLD（復雜可編程邏輯器件備）。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻復雜的多。 　　3）FPGA內部有豐富的觸發器和I／O引腳。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。超大容量和密度使復雜的布線變得更加不可預測，由此帶來更嚴重的時序收斂問題。 FPGA設計的注意事項I/O信號分配 可提供最多的多功能引腳、I/O標準、端接方案和差分對的FPGA在信號分配方面也具有最復雜的設計指導原則。在這個階段，可能需要仔細權衡同時開關輸出(SSO)和不兼容I/O標準等設計問題，尤其是當你具有很多個高速輸出或使用了好幾個不同的I/O標準時。準備好這些基本文件后，你可以運行布局布線工具來確認是否忽視了一些準則或者做了一個錯誤的分配。下面介紹降低靜態功耗和動態功耗的設計技巧。　　?將時鐘引腳按參數表推薦條件連接至低電平。然而這些時鐘并不處于三態，時鐘就可進入器件，從而增加功耗，因此在低功率模式下，時鐘輸入必須處于邏輯0或邏輯1。換句話說，如果使用LP引腳就不能使用HCLK；使用HCLK時就應在外部截斷時鐘信號。由于VDD是固定的，降低內部功耗就要降低平均邏輯開關頻率，減少每個時鐘沿處的邏輯開關總數、減少連線網絡，特別是高頻信號連線網絡中的電容值。 ③在編程上FPGA比CPLD具有更大的靈活性。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯,而CPLD是邏輯塊級編程,并且其邏輯塊之間的互聯是集總式的。這種＂山寨＂味很濃的系統早期優勢不一定很明顯，類似ARM系統的境況但若能慢慢發揮出FPGA的優勢，逐漸實現一些特色系統也是一種發展方向。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。Quartus平臺與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應商的開發工具相兼容。 　　Nios II系列包括3種產品，分別是：Nios II/f（快速）——最高的系統性能，中等FPGA使用量；Nios II/s（標準）——高性能，低FPGA使用量；Nios II/e(經濟)——低性能，最低的FPGA使用量。另外，Altera提供了一鍵式移植選項，可以升級至Nios II系列。這些系統中絕大多數需要一個處理器，而Altera正是為設計者提供了為FPGA優化的靈活的嵌入式處理器方案，可以滿足16位和32位嵌入式處理器市場的需求。這些軟IP處理器內核可以工作在任何最新一代Altera FPGA以及HardCopyamp。然后將經過驗證的設計遞交給HardCopy設計中心，以沒有風險的無縫移植方式在結構化ASIC中實現。處于設計的頂層，方便于不同的應用設計及仿真 圖2中最頂層是用戶的實際應用設計模塊，它將ROM、RAM及mc8051_core封裝在內部實際應用中用戶可添加自定義附加邏輯模塊，與設計層次中的RAM、ROM模塊處于同一個層次 MATLAB軟件及其在數字系統設計中的介紹 MATLAB簡介MATLAB和Mathematica、Maple并稱為三大數學軟件。（2）matlab的工具箱功能型工具箱 —— 通用型功能型工具箱主要用來擴充matlab的數值計算、符號運算功能、圖形建模仿真功能、文字處理功能以及與硬件實時交互功能，能夠用于多種學科。圖3 SRAM內部結構圖1）存儲矩陣一個基本存儲單元存放一位二進制信息，一塊存儲器芯片中的基本存儲單元電路按字結構或位結構的方式排列成矩陣。線性譯碼是只用一個地址譯碼器電路譯碼，譯碼輸出的字選擇線直接選中與輸入碼對應的存儲單元。各種SRAM芯片的引腳信號基本相同。例如，Activate (激活)命令向SDRAM發送一個行地址，打開內存的一個行(頁面)。DDR的讀寫頻率從DDR200到DDR400，DDR2從DDR2400到DDR2800，DDR3從DDR3800到DDR31600。NAND型閃存的擦和寫均是基于隧道效應，電流穿過浮置柵極與硅基層之間的絕緣層，對浮置柵極進行充電（寫數 據）或放電（擦除數據）。由于受到數碼設備強勁發展的帶動， NAND閃存一直呈現指數級的超高速增長.　　NOR和NAND是現在市場上兩種主要的非易失閃存技術。NOR的傳輸效率很高,在1～4MB的小容量時具有很高的成本效益,但是很低的寫入和擦除速度大大影響了它的性能。圖5 圖像格式的信號時序為了方便調試電路，開始調試時，不是使用接口電路板，而是使用FPGA中的剩余邏輯來產生VGA，SVGA等格式的時序信號和彩條信號，所產生的信號穩定可靠。圖7當場計數器的計數值到達479時，場狀態機翻轉，進入場消隱前肩v_front狀態,當v_t的值為497時,狀態機v_state進入場同步狀態v_sync,場同步信號Vs此時輸出低電平。豎彩條發生模塊根據行點數器h_t的計數值來產生彩條，其流程圖如圖8所示。通過一個三進制計數器mode對該輸入進行計數，每當按鈕被按下一次，計數器mode的值就加1。從圖11中可以看到場同步狀態機的場消隱前肩v_front和消隱后肩v_back以及場消隱脈沖所占用的行數。 FPGA輸出的數據就應該首先是11111110，隔1秒鐘變成11111100……一直變化到00000000，這就可以實現流水燈了。 output[7:0] LED。 reg [7:0] LED。（3）選擇所用的FPGA器件EP1C3T144C8，以及進行一些配置。 選擇不需要使用的IO功能。保存這個文檔（），軟件會自動把你加到項目里面，然后點ToolsTCL Scripts…，出現下面這個界面：Altera Nios開發包包括所有編譯和綜合硬件和軟件應用至FPGA目標所需的硬件和軟件（包括自動生成的表示硬件過程的HDL源文件和表示軟件過程的C源代碼）。不同的目標板往往使用不同的Flash器件，并且Flash與FPGA的引腳連接以及F