電子科學與技術專業實驗室畢業實習報告-wenkub

　

【正文】 不具備深層開發能力，很可能會變成愛好者，就如很多人會做網頁但不能稱做會編程類似以上是幾點個人開發，希望能幫助想學FPGA但很茫然無措的人理一理思路。 ⑧CPLD保密性好,FPGA保密性差。 ⑦在編程方式上,CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數可達1萬次,優點是系統斷電時編程信息也不丟失。CPLD的編程采用E2PROM或FASTFLASH技術,無需外部存儲器芯片,使用簡單。CPLD通過修改具有固定內連電路的邏輯功能來編程,FPGA主要通過改變內部連線的布線來編程。盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結構上的差異,具有各自的特點: ①CPLD更適合完成各種算法和組合邏輯,FP GA更適合于完成時序邏輯。對低功率設計，需要從系統至工藝的每個設計級別中采取相應預防措施，級別越高，效果越好。如果器件驅動多個I/O負載，大量的動態電流構成總功耗的主要部分。　　降低動態功耗　　動態功耗是在時鐘工作且輸入正在開關時的功耗。當然，幸好這在多數低功率設計中是可以接受的。　　有時用戶很難阻止時鐘進入器件。在低功率模式下，所有I/O（除時鐘輸入外）都處于三態，而內核全部斷電。懸空的時鐘輸入會大大增加靜態電流。下面介紹幾種降低靜態功耗的設計方法：　　?驅動輸入應有充分的電壓電平，因而所有晶體管都是完全通導或關閉的。降低靜態功耗雖然靜態電流與動態電流相比可以忽略不計，然而對電池供電的手持設備就顯得十分重要，在設備通電而不工作時更是如此。漏電功耗是CMOS工藝普遍存在的寄生效應引起的。 這將使你在設計的初始階段就和布局工程師一起工作，共同規劃PCB的走線、冗余規劃、散熱問題和信號完整性。 6. 在合適的地方分配剩余的信號。如果你的設計需要局部/區域時鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個要求，以免最后無法為其安排最合適的引腳。 4. 利用以上兩個電子數據表的信息和區域兼容性準則，先分配受限制程度最大的信號到引腳上，最后分配受限制最小的。盡管Altera的FPGA器件沒有設計指導原則(因為它實現起來比較容易)，但賽靈思的FPGA設計指導原則卻很復雜。最近FPGA的配置方式已經多元化。此外，針對不同應用而集成的更多數量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。　　如何實現快速的時序收斂、降低功耗和成本、優化時鐘管理并降低FPGA與PCB并行設計的復雜性等問題，一直是采用FPGA的系統設計工程師需要考慮的關鍵問題。當需要修改FPGA功能時，只需換一片EPROM即可。用戶可以根據不同的配置模式，采用不同的編程方式。 　　4）FPGA是ASIC電路中設計周期最短、開發費用最低、風險最小的器件之一。 FPGA工作原理　　FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內部連線（Interconnect）三個部分。 CPLD和FPGA另外一個區別是大多數的FPGA含有高層次的內置模塊（比如加法器和乘法器）和內置的記憶體。CPLD是一個有點限制性的結構。 　　早在1980年代中期，FPGA已經在PLD設備中扎根。但是他們也有很多的優點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。在大多數的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發器（Flip－flop）或者其他更加完整的記憶塊。五、理論內容 FPGA介紹FPGA（Field－Programmable Gate Array），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。3. 通過VHDL語言在FPGA上實現方塊運動動畫效果。理解各種存儲器件的控制方法，通過閱讀存儲器的數據手冊能夠在FGPA芯片上架設控制端口并配置相關參數。日照職業技術學院實習報告一、實習時間2010年3月1日～2010年3月19日二、實習地點長安大學雁塔校區電子科學與技術專業實驗室三、實習的目的和意義掌握數字系統的設計方法，實現VGA顯示控制電路。掌握基本MATLAB程序設計方法，為數字系統的算法分析打下良好的基礎。4. 采用51系列單片機IP核在FPGA上實現流水燈效果。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。 　　系統設計師可以根據需要通過可編輯的連接把FPGA內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。廠商也可能會提供便宜的但是編輯能力差的FPGA。CPLD和FPGA包括了一些相對大數量的可以編輯邏輯單元。這個結構由一個或者多個可編輯的結果之和的邏輯組列和一些相對少量的鎖定的寄存器。一個因此有關的重要區別是很多新的FPGA支持完全的或者部分的系統內重新配置。FPGA的基本特點主要有： 　　1）采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片。 　　5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 加電時，FPGA芯片將EPROM中數據讀入片內編程RAM中，配置完成后，FPGA進入工作狀態。這樣，同一片FPGA，不同的編程數據，可以產生不同的電路功能。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發展，系統設計工程師在從這些優異性能獲益的同時，不得不面對由于FPGA前所未有的性能和能力水平而帶來的新的設計挑戰。 　　幸運地是，FPGA廠商、EDA工具供應商正在通力合作解決65nm FPGA獨特的設計挑戰。 FPGA主要生產廠商介紹　　Altera　　Xilinx　　Actel　　Lattice　　其中Altera和Xilinx主要生產一般用途FPGA，其主要產品采用RAM工藝。但不管是哪一種情況，在為I/O引腳分配信號時，都有一些需要牢記的共同步驟： 1. 使用一個電子數據表列出所有計劃的信號分配，以及它們的重要屬性，例如I/O標準、電壓、需要的端接方法和相關的時鐘。例如，你可能需要先分配串行總線和時鐘信號，因為它們通常只分配到一些特定引腳。如果某個特定塊所選擇的I/O標準需要參考電壓信號，記住先不要分配這些引腳。 在這個階段，考慮寫一個只包含端口分配的HDL文件。FPGA工具可能可以在這些方面提供幫助，并協助你解決這些問題，因此你必須確保了解你的工具包的功能。而開關功耗則是自負載電容,放電造成的。靜態電流的因素眾多，包括處于沒有完全關斷或接通的狀態下的I/O以及內部晶體管的工作電流、內部連線的電阻、輸入與三態電驅動器上的拉或下拉電阻。　　?由于I/O線上的上拉或下拉電阻要消耗一定的電流，因此盡量避免使用這些電阻。　　?在將設計劃分為多個器件時，減少器件間I/O的使用。由于內核被斷電，觸發器中存儲的信息會丟失，在進入工作模式（在引腳驅動至低平200ms后）時，用戶需再次對器件初始化。在此場合，用戶可使用與CLKA或CLKA相鄰的正常輸入引腳并在設計中加進CLKINT。注意應將與CLKINT緩沖器相關的CLKA或CLKB引腳接地。對CMOS電路，動態功耗基本上確定了總功耗。　　對設計中給定的驅動器，動態功耗由下式計算　　p=CLV 2 DDf　　式中，CL是電容負載，VDD是電源電壓，f則是開關頻率。 FPGA與CPLD的辨別和分類　　FPGA與CPLD的辨別和分類主要是根據其結構特點和工作原理。換句話說,FPGA更適合于觸發器豐富的結構,而CPLD更適合于觸發器有限而乘積項豐富的結構。FP GA可在邏輯門下編程,而CPLD是在邏輯塊下編程。而FPGA的編程信息需存放在外部存儲器上,使用方法復雜。CPLD又可分為在編程器上編程和在系統編程兩類。 ⑨一般情況下,CPLD的功耗要比FPGA大,且集成度越高越明顯。這是一個不錯的行業，有很好的個人成功機會。具有運行速度快，界面統一，功能集中，易學易用等特點。　　Maxplus II 作為Altera的上一代PLD設計軟件，由于其出色的易用性而得到了廣泛的應用。 　　Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發平臺。支持MAX7000/MAX3000等乘積項器件 Nios II 介紹Altera 正式推出了Nios II系列32位RSIC嵌入式處理器。剛推出的Nios II系列采用全新的架構，比第一代Nios具有更高水平的效率和性能。 　　特別是，Nios II系列支持使用專用指令。同時，Nios II系列支持60多個外設選項，開發者能夠選擇合適的外設，獲得最合適的處理器、外設和接口組合，而不必支付根本不使用的硅片功能。 　　Nios II處理器具有完善的軟件開發套件，包括編譯器、集成開發環境（IDE）、JTAG調試器、實時操作系統（RTOS）和TCP/IP協議棧。此外，Nios II開發套件包括兩個第三方實時操作系統（RTOS）——MicroC/OSII(Micrium)，Nucleus Plus(ATI/Mentor)以及供網絡應用使用的TCP/IP協議棧。 　　在FPGA中使用軟核處理器比硬核的優勢在于，硬核實現沒有靈活性，通常無法使用最新的技術。本文設計了一種在多處理器系統中的Nios II軟核處理器的啟動方案，這個方案在外部處理器向Nios II的程序存儲器和數據存儲器加載數據時，可以控制Nios II處理器的啟動。系列結構化ASIC上。HardCopy II結構化ASIC和Nios II嵌入式處理器結合使用能夠滿足計算、大容量存儲、電信和網絡應用的要求。 由于設計在移交給Altera之前在FPGA中進行了測試，因此Altera從第一個原型開始就可以保證實現芯片的全部功能。 51系列單片機IP核原理及應用 MC8051 IP核基本結構及原理 MC8051是與MCS一5l系列微處理器指令集完全兼容的8位嵌入式微處理器，通過芯核重用技術，可廣泛應用在一些面積要求比較苛刻，而對速度要求不是很高的片上系統中。MATLAB可以進行矩陣運算、繪制函數和數據、實現算法、創建用戶界面、連接其他編程語言的程序等，主要應用于工程計算、控制設計、信號處理與通訊、圖像處理、信號檢測、金融建模設計與分析等領域。 MATLAB軟件在數字系統設計中的應用（1）MATLAB簡介MATLAB大大降低了對使用者的數學基礎和計算機語言知識的要求，既使用戶不懂C或FORTRAN這樣的程序設計語言，也可使用MATLAB輕易的再現C或FORTRAN語言幾乎全部的功能 ，設計出功能強大、界面優美、穩定可靠的高質量程序來，而且編程效率和計算效率極高。（3）MATLAB的磁盤文件由于MATLAB本身可以被認為是一高效的語言，所以用它可編寫出具有特殊意義的磁盤文件來，這些磁盤文件是由一系列的MATLAB語句組成，它既可能是一系列窗口命令語句，又可以是由各種控制語句和說明語句構成的函數文件。 SRAM、SDRAM、FLASH存儲器的工作原理及控制方式 SRAM存儲器的工作原理及控制方式（1）SRAM的組成SRAM通常由地址譯碼器、存儲矩陣、控制邏輯和三態數據緩沖器組成。例如1K位的存儲器芯片由1288組成，訪問它要7根地址線和8根數據線。2）地址譯碼器CPU讀/寫一個存儲單元時，先將地址送到地址總線，高位地址經譯碼后產生片選信號選中芯片，低位地址送到存儲器芯片，由地址譯碼器譯碼選中所需要的片內存儲單元，最后在讀/寫信號控制下將存儲單元內容讀出或寫入。X向譯碼又稱行譯碼，其輸出線稱行選擇線，它選中存儲矩陣中一行的所有存儲單元。信號為片選信號，有效，存儲器芯片選中，允許對其進行讀/寫操作，當讀/寫控制信號、送到存儲器芯片的端時，存儲器中的數據經三態數據緩沖器的D7～D0端送到數據總線上或將數據寫入存儲器。芯片的片選控制線，一般設置一根信號線或。內存命令的類型取決于SDRAM 時鐘上升沿上的CE, RAS,CAS 和WE 信號狀態。一旦使用Activate命令打開內存的行(頁面)，那么可以在內存的該行(頁面)上運行多個Read和Write命令。　　之后的第二，三，四代DDR（Double Data Rate）內存則采用數據讀寫速率作為命名標準，并且在前面加上表示其DDR代數的符號，PC即DDR，PC2=DDR2，PC3=DDR3。就其本質而言，Flash Memory屬于EEPROM(電擦除可編程只讀存儲器)類型。采用這種結構，使得存儲單元具有了電荷保持能力，就像是裝進瓶子里的水，當你倒入水后，水位就一直保持在那里，直到你再次倒入或倒出，所以閃存具有記憶能力。目前各類 DDR 、 SDRAM 或者 RDRAM 都屬于揮發性內存，只要停止電流供應內存中的數據便無法保持，因此每次電腦開機都需要把數據重新載入內存； 閃存則是一種不揮發性（ NonVolatile ）內存