電子科技大學(xué)實(shí)驗(yàn)報告格式(存儲版)

　　

【正文】 4,dao6,daoD,daoF:std_logic_vector(2 downto 0)。Inst_display: display PORT MAP(clk_1k = clk_1k, t0 =daoA , t00 =daoB, t1 =daoC, t11 =daoD, t2 =daoE, t22 =daoF, output = Out8, seg =Seg)。architecture Behavioral of counter10 is signal count:std_logic_vector(3 downto 0)。daout : out STD_LOGIC_VECTOR(2 downto 0))。ou : out STD_LOGIC。architecture Behavioral of counter is COMPONENT fenpingqi_1k_100 PORT（clk : IN std_logic。END COMPONENT。signal clr_A,ena_A:std_logic。Inst_counter6_2: counter6 PORT MAP（clr =clear，clk =clk_100，en =co_out5，co =ou，daout = daout6)。end control。begin process(clk)begin if(clk=39。q : out STD_LOGIC)。t00 : in STD_LOGIC_VECTOR(3 downto 0)。architecture Behavioral of display is signal dig:std_logic_vector(2 downto 0):=“000”。t_1 : in STD_LOGIC_VECTOR(3 downto 0)。t11 : out STD_LOGIC_VECTOR(2 downto 0)。key_out : out STD_LOGIC)。039。 then t0：entity keydb isPort(clk : in STD_LOGIC。t00 : out STD_LOGIC_VECTOR(3 downto 0)。 then digbcdbcdbcdbcdbcdbcdbcdbcdbcdseg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7outputoutputoutputoutputoutputoutputoutputoutputoutput：entity latch isPort(t_0 : in STD_LOGIC_VECTOR(3 downto 0)。seg : out STD_LOGIC_VECTOR(7 downto 1))。event)then if counter=9 then countercounter：entity display isPort(clk_1k : in STD_LOGIC。elsecounterqend Behavioral。end fenpingqi_48m_1k。j_en : out STD_LOGIC。Inst_counter6_1: counter6 PORT MAP（clr =clear ，clk =clk_100，en =co_out3，co =co_out4 ，daout = daout4)。END COMPONENT。co : OUT std_logic。daout6 : out STD_LOGIC_VECTOR(2 downto 0))。eng : in STD_LOGIC。en : in STD_LOGIC。daout : out STD_LOGIC_VECTOR(3 downto 0))。Inst_control: control PORT MAP(clk =clk_1k , q =S_S_out , p =S_R_out , j_clr =clr_A , j_en =ena_A , s_en =lock_A)。signal co_out1,co_out2,co_out3,co_out4,co_out5:std_logic。t2 : IN std_logic_vector(3 downto 0)。t2 : OUT std_logic_vector(3 downto 0)。t_11 : IN std_logic_vector(2 downto 0)。p : IN std_logic。daout6 : OUT std_logic_vector(2 downto 0))。eng : IN std_logic。clk : in STD_LOGIC。、仿真和下載實(shí)現(xiàn)是兩個不同的檢驗(yàn)，仿真從軟件內(nèi)部來檢驗(yàn)程序的合理性和正確性，準(zhǔn)確性較高。 1000Hz100Hz七、分配引腳和下載實(shí)現(xiàn)：全部仿真通過后，就運(yùn)行ISE 的設(shè)計(jì)實(shí)現(xiàn)，然后再打開XILINX PACE，在里面分配引腳，即實(shí)現(xiàn)設(shè)計(jì)的輸入輸出端口與實(shí)際芯片的輸入輸出端口的對應(yīng)連接。譯碼模塊除了要求對每一個可能的值（09）進(jìn)行譯碼外，還有設(shè)計(jì)要求8個數(shù)碼管顯示共用一個段位，故還需設(shè)計(jì)一個38譯碼模塊對8個數(shù)碼顯示管進(jìn)行選擇，使其輪流顯示，在1KHz的掃描下，使人看上去是8個數(shù)碼管同時顯示的。為達(dá)到鎖存數(shù)據(jù)目的，則必須要有對應(yīng)的8個數(shù)碼顯示數(shù)據(jù)輸入，當(dāng)其中兩個數(shù)碼數(shù)據(jù)為不變的，故只需輸入6組由4位二進(jìn)制碼構(gòu)成的數(shù)據(jù)、1KHz時鐘信號以及控制模塊作用的使能端。而為了實(shí)現(xiàn)計(jì)數(shù)的目的，故必須將各個計(jì)數(shù)器級聯(lián)來實(shí)現(xiàn)從00’00”0059’59”99的計(jì)數(shù)，使得級聯(lián)的各技術(shù)模塊有共同的清零端與使能端，因此該單個模塊需要有輸出進(jìn)位以及該時刻的計(jì)數(shù)值并且前一級的進(jìn)位端連在下一級的使能端上。按照數(shù)字式秒表工作原理的描述，需要下面這些主要的子系統(tǒng)： 1，控制電路；2，由石英振蕩器和數(shù)字分頻器構(gòu)成的時基信號發(fā)生器； 3，按鍵開關(guān)（按鍵消抖）； 4，計(jì)數(shù)器； 5，數(shù)據(jù)鎖存器； 6，掃描顯示的控制子系統(tǒng)(包括顯示譯碼和掃描控制)； 7，六個數(shù)碼管（LED顯示電路）。三、設(shè)計(jì)思路：從FPGA開發(fā)板的電路可以看出，其不具備對按鍵輸入的消抖功能，故須編寫消抖功能的模塊代碼。6，在秒表暫停計(jì)時的情況下，按下“Split/Reset”鍵，秒表復(fù)位歸零。這一步主要是為了確定你的設(shè)計(jì)在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計(jì)要求。在這一步，將用到第 3 步生成的網(wǎng)表，并根據(jù) CPLD ／FPGA 廠商的器件容量，結(jié)構(gòu)等進(jìn)行布局、布線。FPGA設(shè)計(jì)流程：對于目標(biāo)文件為FPGA的HDL設(shè)計(jì)，其一般流程如下：文本編輯用任何文本編輯器都可以進(jìn)行，通常 VHDL文件保存為vhd文件，Verilog 文件保存為 v文件。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。本文介紹了基于FPGA的數(shù)字式秒表的設(shè)計(jì)方法，設(shè)計(jì)采用硬件描述語言VHDL，在軟件開發(fā)平臺ISE上完成，可以在較高速時鐘頻率（48MHz）下正常工作。①③④如圖，將邊長為8㎝的正方形ABCD折疊，使點(diǎn)D落在BC邊的中點(diǎn)E處，點(diǎn)A落在F處，折痕為MN，則線段CN的長是（）A．3cmB．4cmC．5cmD．6cm，則 的值為（C．14）已知A．12B．13D．15三角形三邊之比分別為①1：2：3，②3：4：5；③：2：，④4：5：6，其中可以構(gòu)成直角三角形的有（）A．1個B．2個C．3個D．4個二、填空題：（每題3分，共24分）1數(shù)據(jù)2，x，9，2，8，5的平均數(shù)為5，它的極差為1用科學(xué)計(jì)數(shù)法表示：－=。第一篇：電子科技大學(xué)實(shí)驗(yàn)報告格式九、實(shí)驗(yàn)結(jié)論：十、總結(jié)及心得體會：十一、對本實(shí)驗(yàn)過程及方法、手段的改進(jìn)建議：報告評分：指導(dǎo)教師簽字： 電子科技大學(xué)學(xué)生姓名：學(xué)號：指導(dǎo)教師：日期：實(shí) 驗(yàn) 報 告****年**月**日一、實(shí)驗(yàn)室名稱：二、實(shí)驗(yàn)項(xiàng)目名稱：三、實(shí)驗(yàn)原理