電子科技大學實驗報告格式-資料下載頁

　　

【正文】 _counter6_1: counter6 PORT MAP（clr =clear ，clk =clk_100，en =co_out3，co =co_out4 ，daout = daout4)。Inst_counter10_4: counter10 PORT MAP（clr = clear，clk =clk_100 ，en = co_out4，co = co_out5，daout = daout5)。Inst_counter6_2: counter6 PORT MAP（clr =clear，clk =clk_100，en =co_out5，co =ou，daout = daout6)。end Behavioral。：entity control isPort(clk : in STD_LOGIC。q : in STD_LOGIC。p : in STD_LOGIC。j_clr : out STD_LOGIC。j_en : out STD_LOGIC。s_en : out STD_LOGIC)。end control。architecture Behavioral of control is signal state:std_logic_vector(1 downto 0):=“00”。signal next_state:std_logic_vector(1 downto 0)。signal key:std_logic_vector(1 downto 0)。begin key if key=“10” then next_state case key is when“10”=next_statenext_statenext_state if key=“01” then next_state case key is when“10”=next_statenext_statenext_state j_clr j_clr j_clr j_clr（2個）： entity fenpingqi_48m_1k isPort(clk : in STD_LOGIC。q : out STD_LOGIC)。end fenpingqi_48m_1k。architecture Behavioral of fenpingqi_48m_1k is signal counter:STD_LOGIC_VECTOR(15 downto 0)。begin process(clk)begin if(clk=39。139。and clk39。event)then if counter=47999 then counter39。039。)。elsecounterqend Behavioral。entity fenpingqi_1k_100 isPort(clk : in STD_LOGIC。q : out STD_LOGIC)。end fenpingqi_1k_100。architecture Behavioral of fenpingqi_1k_100 is signal counter:STD_LOGIC_vector(3 downto 0)。begin process(clk)begin if(clk=39。139。and clk39。event)then if counter=9 then countercounter：entity display isPort(clk_1k : in STD_LOGIC。t0 : in STD_LOGIC_VECTOR(3 downto 0)。t00 : in STD_LOGIC_VECTOR(3 downto 0)。t1 : in STD_LOGIC_VECTOR(3 downto 0)。t11 : in STD_LOGIC_VECTOR(2 downto 0)。t2 : in STD_LOGIC_VECTOR(3 downto 0)。t22 : in STD_LOGIC_VECTOR(2 downto 0)。output: out STD_LOGIC_VECTOR(7 downto 0)。seg : out STD_LOGIC_VECTOR(7 downto 1))。end display。architecture Behavioral of display is signal dig:std_logic_vector(2 downto 0):=“000”。signal bcd:std_logic_vector(3 downto 0):=“1000”。signal seg7:std_logic_vector(7 downto 1):=“1111110”。begin process(clk_1k)begin if clk_1k39。event and clk_1k=39。139。 then digbcdbcdbcdbcdbcdbcdbcdbcdbcdseg7seg7seg7seg7seg7seg7seg7seg7seg7seg7seg7outputoutputoutputoutputoutputoutputoutputoutputoutput：entity latch isPort(t_0 : in STD_LOGIC_VECTOR(3 downto 0)。t_00 : in STD_LOGIC_VECTOR(3 downto 0)。t_1 : in STD_LOGIC_VECTOR(3 downto 0)。t_11 : in STD_LOGIC_VECTOR(2 downto 0)。t_2 : in STD_LOGIC_VECTOR(3 downto 0)。t_22 : in STD_LOGIC_VECTOR(2 downto 0)。display_in : in STD_LOGIC。t0 : out STD_LOGIC_VECTOR(3 downto 0)。t00 : out STD_LOGIC_VECTOR(3 downto 0)。t1 : out STD_LOGIC_VECTOR(3 downto 0)。t11 : out STD_LOGIC_VECTOR(2 downto 0)。t2 : out STD_LOGIC_VECTOR(3 downto 0)。t22 : out STD_LOGIC_VECTOR(2 downto 0))。end latch。architecture Behavioral of latch isbegin process(display_in,t_0,t_00,t_1,t_11,t_2,t_22)begin if display_in=39。139。 then t0：entity keydb isPort(clk : in STD_LOGIC。key_in : in STD_LOGIC。key_out : out STD_LOGIC)。end keydb。architecture Behavioral of keydb is signal k1,k2:STD_LOGIC。signal t : STD_LOGIC_VECTOR(1 DOWNTO 0)。begin process(clk,key_in)begin if clk39。event and clk =39。039。 then if t =3 then k1end Behavioral第五篇：電子科技大學實驗報告電子科技大學信息與軟件學院實 驗 報 告（實驗）課程名稱學生姓名學生學號電子科技大學教務處制表電 子 科 技 大 學實驗報告學生姓名：學 號：指導教師： 實驗地點：實驗時間：一、實驗室名稱：二、實驗項目名稱：三、實驗學時：4學時四、實驗原理：五、實驗目的：六、實驗內容：七、實驗器材（設備、元器件）：八、實驗步驟：九、實驗數據及結果分析：十、實驗結論：十一、總結及心得體會：十二、對本實驗過程及方法、手段的改進建議：報告評分：指導教師簽字：