電子科學與技術專業實驗室畢業實習報告-文庫吧在線文庫

　　

【正文】 　　采用多處理器的系統雖然可以提高系統的性能，但傳統的多處理器系統一般只出現在工作站及高端PC上，在嵌入式系統中由于其設計代價太高很少采用。Nios II嵌入式處理器能夠提供系統級處理器性能，實現處理器和系統功能以及邏輯在單個器件中的集成。Nios II處理器具有很大的靈活性，得到了廣泛應用，在特性、成本和性能上達到了最佳，是一款避免昂貴的產品過時、幫助您將產品盡快推向市場的處理器。可以直接調用,用戶也可以將自己編寫的實用程序導入到MATLAB函數庫中方便自己以后調用，此外許多的MATLAB愛好者都編寫了一些經典的程序，用戶可以直接進行下載就可以用。從這一點來說，MATLAB清晰地體現了類似“演算紙”的功能MATLAB強大的數組運算功能，決定了它很容易對一大批數據進行一般的數據分析，如求數組的極值、平均值、中值、和、積、標準差、方差、協方差和排序等。封裝引線數減少，成品合格率就會提高，因此，存儲器芯片大多采用位結構形式。3）控制邏輯與三態數據緩沖器存儲器讀/寫操作由CPU控制，CPU送出的高位地址經譯碼后，送到控制邏輯的端。SDRAM增加了時鐘信號和內存命令的概念。　　SDR SDRAM的時鐘頻率就是數據存儲的頻率，第一代內存用時鐘頻率命名，如pc100，pc133則表明時鐘信號為100或133MHz，數據讀寫速率也為100或133MHz。柵極與硅襯底之間有二氧化硅絕緣層，用來保護浮置柵極中的電荷不會泄 漏。這區區 8個I/O 端口只能以信號輪流傳送的方式完成數據的傳送，速度要比NOR閃存的并行傳輸模式慢得多。許多業內人士也搞不清楚NAND閃存技術相對于NOR技術的優越之處,因為大多數情況下閃存只是用來存儲少量的代碼,這時NOR閃存更適合一些。場同步信號Vs每場有一個脈沖，該脈沖的低電平寬度twv為63us（2行）。這兩個狀態機的狀態轉移圖分別如圖6和圖7所示。行計數器h_t對25MHz的點時鐘進行計數，當行計數器h_t的計數值到達639時，行同步狀態機即進入行消隱前肩h_front狀態；當h_t的計數值為663時,行同步狀態機進入行同步狀態和h_sync,此時，行同步信號Hs輸出低電平；當h_t的計數值為759時，狀態機即進入行消隱后肩h_back狀態；在行狀態機為h_front,h_sync,h_back狀態時，行消隱信號輸出低電平。 圖8圖中,mode是彩條模式控制輸入信號,hs、vs分別是行、場同步信號輸出,cBlank是復合消隱信號輸入,r[7…0]、g[7…0]、b[7…0]是八位的色彩輸出信號。因而存儲器輸入、輸出數據沒用寄存器寄存(4) 可選擇指令在某些場合，有些指令是用不到的，因此，通過禁用這些指令節省片上資源這些指令有8位乘法器(MUL)、8位除法器(DIV)和8位十進制調整器(DA)禁用時只需要在VHDL源程序文件MC8051_p．vh中將C_IMPL_MUL(乘法指令MUL)、C_IMPL_DIV(除法指令DIV)或C_IMPL_DA(十進制調整指令DA)的常量值設置為0即可如果這3條可選指令沒有被執行也可以不用上拉電阻是必要的，因為I／0端口輸出高電平是靠上拉電阻實現的 圖14 并行雙向I/O端口基本結構(二) 設計方案（1）設計分析：我們要求這次8個燈流水一樣的點亮具體分析一下，我們需要每個1秒鐘的時間點亮一個燈，從D1開始，然后點亮D2（這個時候點亮了D1和D2），依此類推，直到點亮八個燈，然后熄滅；然后又從頭開始…… // 點擊兩次ok，回到主界面。你也可以確認一下是否正確分配了，分配的情況如下圖：仿真波形圖3. NiosII系統的應用（一）設計原理基于PC的臺式機應用或運行在Nios處理器中的嵌入式應用運行，它從TIFF格式文件中讀取數據進行處理。第一步，用一個Altera提供的特殊Flash編程設計(Flash Programmer Design)對FPGA進行配置；第二步，IDEFlash Programmer將要編程到Flash中的文件內容傳送到在FPGA上運行的Flash編程設計，然后Flash編程設計將接收到的數據編寫到Flash中。這將產生大約1200行的RTL和相關的硬件/軟件接口源文件。硬件配置: NIOSII/E的CPU、RAM、ROM、PIO。 　 } 　　 if (dir) 　　　{ 　　　　 led = led 1。然后對系統進行編譯，編譯完成后，利用Quartus ，然后將下載線跳到JTAG模式，在NIOSII IDE里選擇RunRun As1 Nios II Hardware進行在硬件上調試。目前最具有代表性的IP軟核嵌入式處理器是Altera的NiosII軟核。 以前很多都是書本上的理論知識,從考試到學習，都是圍繞書本的理論知識展開的，而很少會關心我們自己的實際動手能力，這一次的實習，讓我們自己去發現問題，去想問題，去如何解決這個問題去親手操作，實踐，這個過程使得我覺得自己完成了一次質的飛躍，我更加明白了，其實我的專業之路還是很漫長的，還有著很多很多的東西我沒有接觸過，一山還有一山高的道理，現在才真切的體會到。掌握基本MATLAB程序設計方法，為數字系統的算法分析打下良好的基礎。不過，在領導和指導老師的幫助下，我很快融入了這個新的環境，這對我今后踏入新的工作崗位是非常有益的。這反映了我們在平時的學習中，多注重理論部分的強化，而忽視了實際操作和聯系的重要性。最后，感謝在實習過程中所有幫助過我的老師和同學。沒有足夠的動手能力，就奢談在未來的科研尤其是實驗研究中有所成就。 (3)本次畢業實習的目的是：掌握數字系統的設計方法，實現VGA顯示控制電路。因此Flash編程便成為在調試完SoPC系統后的重要工作。同時隨著現場可編程邏輯陣列(FPGA)技術的日益成熟，將PLD與嵌入式處理器IP軟核相結合，形成基于可編程片上系統(System on Programmable Chip，簡稱 SOPC)的SoC解決方案。 while (i100000) i++。 　alt_u8 dir = 0。包括Nios處理器和生成硬件的整個系統用Altera Quartus綜合。因此，每個Flash編程設計都是與具體的目標板相聯系的，不能用于其他的目標板。Altera提供的軟件結合Impulse CoDeveloper，為我們提供了從C語言編譯和執行測試應用所需的一切。 首先建立一個TCL Script文件：點FileNew…選擇Other Files選項卡里面的Tcl Script File，如下圖：選擇As inputs，tristated。（2）源程序器件可節省約10％的資源相應的VHDL程序代碼段如圖13所示 圖13 可選指令設置VHDL程序代碼(5) 并行I／O端口為了便于IC設計，MC805l IP核的I／0口不提供復用功能，包括4個8位輸入輸出口、串行接口、計數器輸入端和擴展存儲器接口如果要想將MC8051 IP核的并行I／O端口改為雙向I／0端口，設計時可以添加一些外圍邏輯電路來實現圖中的2個D觸發器起同步輸入信號的作用(mc805l_core的輸入I／O不做同步處理)2. 51IP核在FPGA中的應用 (一) 設計原理單片機作為一個大型設計，其內核由定時器時鐘管理單元、ALU算數邏輯單元、串口及控制單元、存儲單元RAM及ROM等模塊組成 (1) 時鐘管理單元 MC8051內核采用完全同步的時鐘設計只有一個時鐘信號控制每個存儲單元的輸入沒有使用門時鐘，時鐘沒有輸入到任何小學北師大版三年級數學組合邏輯單元中斷輸入線使用兩級同步(鎖存2次)與全局時鐘同步可以達到完全同步，即使用其他時鐘的外部電路在驅動并行I／0端口沒有采用這種同步方式 (2) 定時器、串口和中斷 標準8051微控制器只提供兩個定時／計數器單元、一個串口單元及兩個外部中斷源而在MC805l IP核中，這些單元最多可增加到256組只需修改VHDL源代碼增加兼容的單元數在VHDL源程序文件mc8051_p．vhd中更改C_IMPL_N_TMR、C_IMPL_N_SIU、C_IMPL_N_EXT的常量值就可以，其范圍是1~256相關的VHDL代碼如圖12所示 圖12 定時器、串口及中斷單元數設置VHDL代碼這里C_IMPL_N_TMR、C_IMPL_N_SIU、C_IMPL_N_EXT3個常量參數不能獨立修改數值，只能同時增減C_IMPL_N_TMR加l意味著對應的添加了2個定時/計數器、一個串口單元和2個外部中斷源為了能尋址所生成的單元而不改變微控制器的地址空間，在微控制器的特殊功能寄存器(SFR)內存空間增加了2個8位寄存器作為附加功能寄存器：分別是TSEL(定時／計數器選擇寄存器地址為Ox8E)和SSEL(串口選擇寄存器地址為Ox9A)如果以上的寄存器指向不存在的器件單元將使用默認的l單元，如果沒有對這兩個寄存器賦值，其缺省值為1如果在中斷發生期間設備(寄存器)沒被選中(比如TSEL)那么相應的中斷標志位將保持置位，直到執行中斷服務程序(3) 存儲器接口單元 由于采用優化結構設計，存儲器采用同步結構，限制輸入、輸出的時序而計數器mode的值又決定著輸出的彩條信號的類型，當mode為0時amp。它對行點數計數器的末五位數進行判斷，每四條豎線生成一種豎彩條，共八種豎彩條，colorx的二進制值為1表示像素應發光，為0表示像素應熄滅。當v_t的值為499時,狀態機v_state進入場消隱后肩v_back狀態。同時，還可以通過彩條模式選擇按鍵的控制來改變彩條模式，產生豎彩條、橫彩條、棋盤格等各種彩條模式，極大地方便了電路調試。NAND結構能提供極高的單元密度,可以達到高存儲密度,并且寫入和擦除的速度也很快。Intel于1988年首先開發出NOR flash技術,徹底改變了原先由EPROM和EEPROM一統天下的局面。而NOR型閃存擦除數據仍是基于隧道效應（電流從浮置柵極到硅基層），但在寫入數據時則是采用熱電子注入方式（電流從浮置柵極到 源極）。 FLASH存儲器的工作原理及控制方式FLASH存儲器是閃速存儲器，它的主要特點是在不加電的情況下能長期保持存儲的信息。然后是一個Deselect (反選)命令序列，在對列地址發送Read 或Write 命令前滿足定時要求。不過其存儲容量不同，則地址線的根數不同；其存儲位數不同，則數據線的根數不同。而復合譯碼是將地址線分為X和Y兩部分，用兩個譯碼電路分別譯碼。按字結構方式排列時，讀/寫一個字節的8位制作在一塊芯片上，若選中，則8位信息從一個芯片中同時讀出，但芯片封裝時引線較多。領域型工具箱 —— 專用型領域型工具箱是學科專用工具箱，其專業性很強，比如控制系統工具箱（ Control System Toolbox）；信號處理工具箱（Signal Processing Toolbox）；財政金融工具箱（ Financial Toolbox）等等。它在數學類科技應用軟件中在數值計算方面首屈一指。HardCopy結構化ASIC是唯一能夠實現在正式投產前，硬件功能在FPGA中驗證以及系統軟件在真實系統配置環境中進行設計、測試的器件。reg。估計到2007年，該市場價值將到達110億美元。Nios II處理器也能夠在HardCopy器件中實現，Altera還為基于Nios II處理器的系統提供ASIC的移植方式。這3種產品具有32位處理器的基本結構單元——32位指令大小，32位數據和地址路徑，32位通用寄存器和32個外部中斷源；使用同樣的指令集架構（ISA），100%二進制代碼兼容，設計者可以根據系統需求的變化更改CPU，選擇滿足性能和成本的最佳方案，而不會影響已有的軟件投入。改進了軟件的LogicLock模塊設計功能，增添 了FastFit編譯選項，推進了網絡編輯性能，而且提升了調試能力。　　此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結合，可以方便地實現各種DSP應用系統；支持Altera的片上可編程系統（SOPC）開發，集系統級設計、嵌入式軟件開發、可編程邏輯設計于一體，是一種綜合性的開發平臺。若在系統級應用中，開發人員不具備系統的擴充開發能力，只是搞搞編程是沒什么意義的，當然設備驅動程序的開發是另一種情況，搞系統級應用看似起點高，但不具備深層開發能力，很可能會變成愛好者，就如很多人會做網頁但不能稱做會編程類似以上是幾點個人開發，希望能幫助想學FPGA但很茫然無措的人理一理思路。 ⑦在編程方式上,CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數可達1萬次,優點是系統斷電時編程信息也不丟失。CPLD通過修改具有固定內連電路的邏輯功能來編程,FPGA主要通過改變內部連線的布線來編程。對低功率設計，需要從系統至工藝的每個設計級別中采取相應預防措施，級別越高，效果越好。　　降低動態功耗　　動態功耗是在時鐘工作且輸入正在開關時的功耗。　　有時用戶很難阻止時鐘進入器件。懸空的時鐘輸入會大大增加靜態電流。降低