基于vhdl的8位模型計算機的設計與實現學士學位論文(更新版)

　　

【正文】 d_w1 DOWNTO 0)。 00, 6= STD_LOGIC_VECTOR(TO_UNSIGNED(2,word_w)), 7= STD_LOGIC_VECTOR(TO_UNSIGNED(3,word_w)))。01, 2=op2slv(add)STD_LOGIC_VECTOR(TO_UNSIGNED(6,word_wop_w2))amp。 add_r_out : OUT UNSIGNED(4 DOWNTO 0) )。 reset : IN STD_LOGIC。 end loop。END PACKAGE cpu_defs。PACKAGE cpu_defs IS TYPE opcode IS (load,sta, sub, add, and1, jmp1, nop)。由于ESUM=0，IA=0，則在CLK上升沿到來時，將SR寄存器的內容通過內部數據總線送入累加器A。由存儲器EPROM讀出操作數00000111，該數在外部數據總線上。 （7）在T6=1節拍期間，IA=0，在第7個CLK上升沿到來時，內部數據總線上的操作數00000110送入累加器A。在第3個CLK下降沿到達時，T2節拍結束，開始T3節拍。 數據寄存器DR功能仿真 波形分析：輸入數據設置從00000000開始遞增1，EDR和IDR設置為01交替且在時鐘上升沿是不變化的，當IDR=1且時鐘信號CLK上升沿到來時，將被選中的存儲單元中的數據存入DR。END DR。當EDR=1時DR輸出成高阻態；當EDR=0時，DR將所存儲數據送到數據總線。 BEGIN IF(CS=’0’) THEN IF(WR=’0’) THEN MEM(CONV_INTEGER(ADDR(2 DOWNTO 0))):=DIN。USE 。 END IF。USE 。 END IF。USE 。END A。ARCHITECTURE A OF CLK_SOURCE ISSIGNAL CLK_TEMP:STD_LOGIC。在此仿真圖中為了清晰其功能把DATA_IN設置成00111110，11100110，01110110，循環，,LD,HALT依次使能，證明此功能模塊設計成功。HALT=’1’。PROCESS(CLK,REGQ)BEGIN CASE REGQ IS WHEN”00111110”=LD=’1’。 CLK:IN STD_LOGIC。 節拍發生器仿真波形圖 波形分析：根據輸入的時鐘信號以8個時鐘周期為一個大周期發生一個節拍脈沖，從T0到T7依次循環發生，節拍發生器模塊功能設計成功。 TEMP(3)=TEMP(2)。 TEMP(3)=’0’。 T3=TEMP(3)。USE 。 ESUM=not(t6 and add)。 END PROCESS。 IA=not((t6 and ld)or(t6 and add ))。 T0,T1,T2,T3,T4,T5,T6,T7：IN STD_LOGIC。 控制器模塊 說明：控制模塊根據指令操作碼和時序信號，產生各種操作控制信號 控制器CTRL程序流程圖 說明：輸入信號為三個操作指令信號LD,ADD,HALT和T0T7八個節拍脈沖及一個時鐘信號CLK，輸出為九個控制信號。 DATA_OUT= REGQ WHEN EA=39。END ACC。當輸入控制信號IA=0時，將輸入數據DATA_IN存入到REGQ中，當輸出控制信號EA=0是將以存到REGQ中的輸入數據賦與輸出數據DATA_OUT輸出。 END ALU。USE 。設計要求為： 1）總線結構：單總線，數據總線位數8位，地址總線3位 2）存儲器：存儲容量5*8位 3）操作控制器：實現指令操作碼所需的操作控制信號 4）運算器：一個累加器，實現加法操作 5）指令系統規模：3指令 模型機邏輯框圖的設計 8位模型機邏輯框圖 模型機的指令系統設計 模型計算機可完成兩個立即數相加，并將相加結果送入累加器。 本課題基于Quartus II的設計流程 8位模型計算機的設計流程3 基于VHDL8位模型機的原理與設計 模型計算機的原理所謂模型計算機就是一計算機實際結構為基礎，將其簡化，能對輸入的信息進行處理運算，更便于分析設計。單擊對話框“Node Finder”按鈕后，彈出“Node Finder”對話框，在“Filter”后面的方框里選擇“Pin：all”，然后單擊“List”按鈕，在“Node Found”欄中列出了設計中的所有的輸入/輸出引腳號，選擇需要的引腳。仿真分為功能仿真和時序仿真。 （2）輸入程序。Altera與業界處于領先地位的EDA工具廠商組成ACCESS聯盟，確保了Altera EDA工具與這些支持Altera器件的EDA工具之間順暢接口。Quartus II提供了一種與結構無關的設計環境，其界面友好，使設計者能方便地進行設計輸入、快速處理和器件編程。包集合存放各設計模塊能共享的數據類型、常數、子程序等。模塊劃分是設計過程中的一個重要環節，這一步要花費較多的時間和精力完成，從而保證整體最優。 VHDL的特點： 20世紀80年代后期，美國國防部開發的VHDL語言是IEEE標準化的硬件描述語言，并且已經成為系統描述的國際公認標準，得到眾多EDA公司的支持。 而模型計算機是將計算機的簡化，實現相同功能，在理解和研究方面更方便，更快捷，由此更受到界內人士的好評。每一次更新換代都使計算機的體積和耗電量大大減小，功能大大增強，應用領域進一步拓寬。1995年，曙光1000大型機通過鑒定，其峰值可達每秒25億次。第四階段（1983—1992年） 1983年，國防科技大學研制成功“銀河I型”巨型計算機，運算速度達到每秒1億次。第三階段（1973—1982年） 1973年，中國第一臺百萬次集成電路電子計算機研制成功，字長48位，存儲容量13KB。第二階段（1963—1972年） 1963年，中國第一臺大型晶體管電子計算機——109機研制成功。綜合運用所學計算機組成原理知識和VHDL語言編程技術，在Quartus II環境下實現8位模型計算機功能并進行波形仿真。文中首先闡述了8位模型計算機的原理，然后對其十個功能模塊（算術邏輯運算單元，累加器，控制器，地址寄存器，程序計數器，數據寄存器，存儲器，節拍發生器，時鐘信號源，指令寄存器和指令譯碼器）進行了分析與設計。整個系統的開發體現了在Quartus II軟件平臺上用VHDL設計數字控制系統的實用性。從20世紀50年代開始研制高性能計算機，其發展的階段與國際發展相類似，也經歷了大型機，超級計算機，高性能計算機時代。1965年，中國第一臺百萬次集成電子計算機DJSⅡ型的操作系統編制完成。我國臺灣省臺中農學院發明了第一代倉頡輸入法。1987年，第一臺國產的286微機——長城286正式推出。 而在國外電子計算機要比我們早十幾年。可將計算機的發展過程分成以下幾個階段：第一代為電子管計算機；第二代為晶體管計算機；第三代為中小規模集成電路計算機；第四代為大規模、超大規模集成電路計算機；第五代為巨大規模集成電路新一代計算機（1990年至現在）。2 基于VHDL編程的基礎知識 VHDL語言概述VHDL(Very High Speed Integrated Circuit Hardware Description Language)即超高速集成電路硬件描述語言。這些描述可以從最抽象的系統級直到最精確的邏輯級，甚至門級。 可移植性好。（1）確定電路具體功能。例如，輸入輸出是否有矛盾，有無未加處理的輸入信號，是否允許使能等。 －－庫 USE .。Quartus II可以直接利用第三方的綜合工具，如Leonardo Spectrum，并能直接調用這些工具。Quartus II支持多時鐘定時分析、LogicLock基于塊的設計、SOPC、內嵌SignalTap II邏輯分析儀、功率估計器等高級工具。單擊保存文件按鈕，彈出對話框將輸入的VHDL語言程序保存為vhd文件，名字與實體名相同，單擊“保存”按鈕即可保存文件。 （1）仿真文件的生成。功能仿真是忽略延時的仿真，是理想的仿真。一條指令就是機器語言的一個語句，用它來說明機器硬件應完成什么樣的基本操作。本模型機的指令流程如下： 1）第一條指令LD A ，6 ；將立即數6送入A。ENTITY ALU IS PORT(AC,DR:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ALU_OUT=ALU_TEMP。ENTITY ACC IS PORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。039。39。USE 。END ENTITY。 ISUM=not (t5 and add)。 IIR=not t2。可驗證波行無誤，CTRL模塊功能設計成功。END COUNTER。 T6=TEMP(6)。 TEMP(6)=’0’。 TEMP(6)=TEMP(5)。如果IR中儲存的是操作碼LD00111110，ADD11100110，HALT01110110，譯碼器就將操作碼譯成相應的操作指令LD，ADD，HALT。ARCHITECTURE A OF IR ISSIGNAL REGQ:STD_LOGIC_VECTOR(7 OWNTO 0)。 WHEN”11000110”=LD=’0’。 END PROCESS。 LIBRARY IEEE。 BEGIN IF(COUNTER=25000000)THEN COUNTER:=0。 程序計數器模塊程序流程圖 說明：程序計數器的作用是確定下一條指令的地址。END PC。END A。 CLK:IN STD_LOGIC。 地址寄存器功能仿真 波形分析：輸入等于輸出，當地址寄存信號IMAR=0時，將地址輸入，ADDR_IN設置為000到100循環，ADDR_OUT輸出也是對應的000到1000。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。END PROCESS。ENTITY DR ISPORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 END IF。第1個CLK的下降沿到達時，T0節拍結束，開始T1節拍。在第4個CLK下降沿到達時，T3節拍結束，開始T4節拍。在第8個CLK下降沿到達時，T7節拍結束，開始第2條指令的T0節拍。 （12）在T5=1節拍期間，IPC=1，在CLK上升沿到來時，PC執行PC+1操作，即PC內容由011變成100。EA=0，將累加器的相加結果送到內部數據總線。 CONSTANT rfill: STD_LOGIC_VECTOR(op_w1 downto 0):=(others =39。 FUNCTION op2slv(op:IN opcode) RETURN STD_LOGIC_VECTOR IS BEGIN RETURN trans_table(op)。END PACKAGE BODY cpu_defs。 output : OUT STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 SIGNAL mem : mem_array。 01, 4= op2slv(sta) amp。 SIGNAL count : UNSIGNED(word_wop_w1 DOWNTO 0)。 SIGNAL reg2_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 VARIABLE reg1 : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 BEGIN reg2:=00000111。)。039。 mar := (OTHERS =39。)。 ELSIF data_r(4 DOWNTO 0)=11100 THEN IF z_flag=39。 add_r_out = add_r。 IF data_r(17)=39。139。 IF data_r(9)=39。 op = instr_reg(word_w1 DOWNTO word_wop_w)。 ENd if。139。139。 reg_out=reg1。 THEN ALU_add=39。139。 ELSIF IR_out(1 downto 0)=10THEN IF data_r(11)=39。 acc := acc and UNSIGNED(mdr)。 END IF。139。 IF data_r(7)=39。 IF data_r(13)=39。 END