基于fpga的led點陣顯示屏的設計_學士學位論文(更新版)

　　

【正文】 數據，發送數據類型為十六進制，每次發送 8 位數據位。如一個 8位的 FIFO，若深度為 8，它可以存儲 8個 8位的數據，深度為 12 ，就可以存儲 12個 8位的數據。當 RX_En_Sig拉高，這個模塊就開始工作，它將采集來自 RX_Pin_In的數據，當完成一幀數據接收的時候，就會產生一個高脈沖給 RX_Done_Sig。 當 rx_control_module 模塊拉高 Count_Sig, bps_module 模 塊經 BPS_CLK 對rx_control_module模塊產生定時。 圖 45 列數據左移仿真波形 圖 46 一位按鍵模塊 南昌航空大學學士學位論文 19 （ 4） 10ms延遲模塊檢查到 L2H_Sig為高電平時， 就會利用 10ms過濾 H2L_Sig,然后拉低輸出。 其中， key_left表示左鍵標志信號， key_right表示右鍵標志信號， key_stop為停止移位標志信號，在沒有讀取到按鍵時顯示方式為循環開簾和合攏。靜態顯示時，只要進行逐行掃描，第 i位出現‘ 0’時，則選通第 i行。當輸入 data=3239。 系統軟件總體結構 圖 42 系統 軟件總體模塊結構 南昌航空大學學士學位論文 16 LED 點陣顯示模塊 LED 點陣顯示驅動 LED點陣顯示模塊完成對行掃描和列選擇。 Quartus II 軟件含有 FPGA 和 CPLD 設計所有階段的解決方案，如圖 41所示。 圖 316 時鐘電路 圖 317 數碼管顯示 南昌航空大學學士學位論文 14 第四章 基于 FPGA的 LED點陣顯示的軟件設計 Verilog HDL 編程語言及編譯器概述 Verilog HDL 語言綜述 FPGA的編程語言常用的有二種，一種是 VHDL，一種是 Verilog HDL。數據讀寫時序如圖 315 所示 。它不僅要向寄存器寫入控制字，還需要讀取相應寄存器的數據。在 24小時模式時，位 5是第二個 10小時位。 南昌航空大學學士學位論文 10 ： Vcc1：主電源； Vcc2：備份電源。 圖 38 74HC164 引腳圖 （ 3）三極管 8550 8550 三極管是 PNP 型三極管，如 圖 39 所示，當 74HC164 發出低電平時，三極管 Q 導通， LED_H 輸出高電平。 如圖 37所示，移位寄存器和存儲器是不同的時鐘輸入。使用 JTAG 時需要配合 USB Blaster 進行下載調試。一次復位后產生一脈沖信號，下降沿時觸發芯片復位。 時鐘芯片 DS1302 是 DALLAS 公司推出的涓流充電時鐘芯片 ， 內含有一個實時時鐘 /日歷和31 字節靜態 RAM。 方案二： 使用兩個移位寄存器 74HC595（帶存儲器 ） 和兩個移位寄存器 74HC164 驅動 16*16 的點陣， 74HC595 負責列掃 描數據， 74HC164 負責行掃描數據。本設計采用較為普遍的 Altera 公司的 EP2C8Q208C 芯片。軟件部分根據各芯片的時序圖進行模塊編程，消除了競爭和冒險。 點陣顯示模塊實現 LED 點陣的驅動和顯示功能。 目前，美國和中國臺灣地區邏輯電路設計和制造廠家大都以 Verilog HDL 為主，中國大陸地區目前學習使用 Verilog HDL 已經超過 VHDL。預估在歐美優先領起的趨勢中， 20xx 年全球可達到 450 萬盞 LED 街燈的水平，并且承于國際加緊節能減碳的腳南昌航空大學學士學位論文 2 步，一但路 燈標準規格普及，中國市場可望占有世界 50%以上的規模。一方面，隨著微電子技術的發展和生產工藝的提高，器件的性能大有很大的提高，出現了高性能的現場可編程邏輯器件（ FPGA）， FPGA具有處理速度高、可靠性高、高容量和集成度高等特點，在大屏幕顯示系統設計中使用 FPGA可以滿足現在的 LED大屏幕系統對于處理視頻數據的高速要求，同時改善電 路的性能，縮小系統的體積。特別在近年 ,帶有紅、綠、藍三基色以及灰度顯示效果的全彩 LED顯示屏，以其豐富多彩的顯示效果而倍受業界關注，成為 LED顯示屏市場近年增長幅度比較大的產品。在世界各國環保議題日漸重視的趨勢下， LED 照明產業將扮演極重要的角色，其主要應用在于室內、室外照明以及街燈等高功率產品。其他發展趨勢還包括優化驅動器以提供最佳功效，并非將電流最大化。 研究內容 本課題為基于 Altera 公司 FPGA 芯片的電子顯示屏的研究，配備相應的 PC 機軟件， 可 實現 合攏、開簾 、上下左右移動等顯示 形式 ，并可顯示 時鐘。 LED 點陣是由 8個大小為 32mm*32mm 的 8*8 共 陽點陣組成 32*16 點陣，可以顯示兩個漢字，點陣屏可拆裝，采用圓孔銅排針，連接性能非常好。其中 Altera 更適合教學使用，對于初學者來說入門門檻比較低。輸入接口是通過串口即 RS232以及 JTAG下載線來實現從 PC上位機傳輸數據至下位機。 方案比較及確定： 首先，考慮占用 I/O口數量，方案一使用了 15個 I/O口，而方案二只使用了 5個。 FPGA控制模塊 該部分電路是系統控制和數據處理的核心，主要由電源接口及開關及相應的時鐘振蕩電路和復位電路組成。 RS232 串口用于上位機與下位機的數據傳輸， JTAG 接口用于程序下載與調試。使用 4塊 8*8LED 點陣屏就可以組成 16*16 的點陣屏，可以顯示一個漢字。移位寄存器有一個串行移位輸入（ SER），和一個串行輸出（ QH’），電路將其接入下一個 IC 的輸入（ SER）組成 16 位移位存儲。 時鐘芯片電路 DS1302 實時時鐘可提供秒、分、時、日、星期、月和年，一個月小 于 31天時可以自動調整，且具有閏年補償功能。該引腳有兩個功能：第一， CE 開始控制字訪問移位寄存器的控制邏輯；其次， CE提供結束單字節或多字節數據傳輸的方法。 控制寄存器（ 8Fh、 8Eh）的位 7 是寫保護位（ WP），其它 7 位均置為 0。 控制字的最高有效位（位 7）必須是邏輯 1，如果它為 0，則不能把數據寫入到DS1302 中。數碼管可分為共陽和共陰。由于 Verilog在其門級描述的底層，也就是在晶體管開關的描述方面比 VHDL有更強的功能，所以，即使是 VHDL的設計環境，在底層實質上也是由 Verilog HDL描述的器件庫所支持的 [1]。此外 Quartus II 與MATLAB 和 DSP Builder 結合，可以進行基于 FPGA 的 DSP 系統開發。由于人眼暫留時間，只有當畫面刷新頻率大于 50Hz時才不會出現閃爍現象。移完所有 32位數據時， rclk產生一脈沖信號將列數據鎖存。當有其他鍵按下時則觸發移位。h05_05_A0_A0，每 。 其中，五位 Key_In 輸入連接至 I/O 端口，五位 Key_Out 主要傳輸給行列控制模塊。以 20Mhz時鐘頻率要得到上述的定時需要設置的計數次數 N： N = / ( 1 / 20Mhz ) = 2083 如果從零開始算起 2083 1 亦即 2082 個計數。當串口接收頂層控制模塊接收到串口接收模塊反饋的完成信號，就會關閉串口接收模塊。 讀指針：指向下一個讀出地址。 程序設計思路： （ 1）讀取高四位，使用 case 語句判 斷 BCD 值，當接收到行掃完畢標志后（ isdone），送顯相應 BCD 值的列數據，循環逐行送顯； （ 2）讀取低四位，使用 case 語句判斷 BCD 值，當接收到行掃完畢標志后（ isdone），送顯相應 BCD 值的列數據，循環逐行送顯。 其中， cmd為 8位命令； wrtime保存待寫數據； rdtime保存讀取的時鐘； start控制 _function模塊讀寫操作選擇 ； done為 _function完成一次操作后的觸發信號；done_sig完成一次時鐘操作的標志信號；其他信號都是用于聯絡 _function模塊。 基本設置： 每一位 停留時間 1ms；一次性掃描時間 6ms；掃描頻率 。 第二步，檢測 LED 點陣好壞。 第二步：將串口接收模塊下載到 FPGA 中，運行程序。 第六步：將數碼管顯示程序下載到 FPGA 中，發現數碼管六位顯示數據，但是顯示都是七段數碼管全部點亮，而且閃爍感強烈。雖然出現了一些問題，但經過老師的悉心指導和同學們的幫助，并結合學過的理論知識，將出現的問題一一解決。在這次課題的完成過程中，不僅加深了對已學專業理論知識的理解，而且還學到了許多新知識，拓展了知識面，大大地提高了動手、分析問題能力和解決問題的能力。雖然，徐老師的離去使我的心情低落了一段時間，但是他的那份執著的精神，認真的工作態度可能影響我一輩子。 最后，在我即將畢業之際對南昌航空大學信息工程學院所有老 師表示深深的謝意，在您們的指導下我學到了許多理論知識，并在實踐性環節中不斷提升自己的動手能力，形成了良好的分析問題、解決問題的能力，衷心感謝你們！ 南昌航空大學學士學位論文 32 附 錄 附錄 A：原理圖 南昌航空大學學士學位論文 33 南昌航空大學學士學位論文 34 附錄 B： FPGA I/O 口分配表 南昌航空大學學士學位論文 35 附錄 C：代碼 主模塊 module dianzheng( input CLK, input RSTn, input RX_Pin_In, output AB, output s_clk, output ser, output sclk, output rclk, input [4:0] Key_In, output rst, output [7:0] smg_data, output [5:0] scan, output sclk_rtc, inout SIO )。 column_control u3( .clk(CLK), .rst(RSTn), .key_left(Key_Out[2]), .key_right(Key_Out[1]), .key_stop(Key_Out[0]), .rdata(rdata), .data(data) )。 rx_interface U1 ( .CLK( CLK ), .RSTn( RSTn ), .RX_Pin_In( RX_Pin_In ), // input from top .Read_Req_Sig( Read_Req_Sig ), // input from U2 .FIFO_Read_Data( FIFO_Read_Data ), // output to U2 .Empty_Sig( Empty_Sig ) // output to U2 )。 input RX_Pin_In。 end else begin H2L_F1 = RX_Pin_In。 output BPS_CLK。b1。 input CLK。 output RX_Done_Sig。d0。 isCount = 139。d4, 439。 end 439。b1。 isDone = 139。 reg isRX。b0