基于fpga的fir數(shù)字濾波器的設(shè)計及仿真畢業(yè)設(shè)計論文(更新版)

　　

【正文】 GNED (mult_4 DOWNTO 0)。 mult_3:=9。將常系數(shù)分解成幾個 2 的冪的和形式。 程序中的前三句是庫和包集合說明，語句 IEEE 是程序中要用到的庫。Din1)。 Din2 :in signed (add_2 downto 0)。 此模塊程序如下： LIBRARY IEEE。這種運算稱為全加，所用的電路稱為全加器。從語句 “ENTITY dff8 IS”開始到 “END dff8”為止是實體說明語句，在實體說明中定義了 3 個輸入端口和 1 個輸出端口，這個輸入分別是時鐘信號 clk、清零信號 clear、輸入信號 Din；輸出信號 Dout。EVENT AND clk=39。 Dout : OUT STD_LOGIC_VECTOR(width_2 DOWNTO 0) )。寄存器用于寄存一組二值代碼，對寄存器的觸發(fā)器只要求它們具有置 置 0 的功能即可，在 CP 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。 3. 設(shè)計處理 這是器件設(shè)計中的核心環(huán)節(jié)。這個過程共進行了 B 次查找和 B 次累加 [15]。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 17 頁 共 36 頁 4 FIR 數(shù)字濾波器的 FPGA 設(shè)計及仿真 本章采用 VHDL 語言，利用 FPGA 的查找表結(jié)構(gòu)，完成了一個基于分布式算法的 256 階 FIR 低通數(shù)字濾波器的程序設(shè)計。用直接形式設(shè)計的低通 FIR 濾波器，采用四舍五入量化系數(shù)使之整數(shù)化如圖 。99， 0， 0，0， 177。 表 四種窗函數(shù)基本參數(shù) 名稱 窗函數(shù) ??nw 過渡帶寬 最小阻帶衰減（ db） 矩形窗 1 4π/N 21 三角窗 2n/N 8π/N 25 漢寧窗 ? ?? ?l/ ?? 8π/N 44 海明窗 ? ?? ?l/2c o ??? 8π/N 53 從表 可以看出，一旦窗函數(shù)選定，過渡帶寬和最小阻帶衰減也隨著確定，不可改變，究竟選擇哪一種窗函數(shù)來實現(xiàn)本設(shè)計呢 ?本人參考了以下選擇原則 : (1)具有較低的旁瓣幅度，尤其是第一旁瓣幅度； (2)旁瓣幅度下降速度要大，以利增加阻帶衰減； 通常以上兩點很難同時滿足。 圖 直接型 FIR 濾波器結(jié)構(gòu)圖 由于 FIR 濾波器具有線性相位的對稱屬性，因此可以只采用一半的系數(shù)降低所需要乘法器的數(shù)量，如圖 所示 (圖 (a)為偶對稱，圖 (b)為偶對稱 )。其中， x(n)是輸入序列， h(n)是單位脈沖響應(yīng)， y(n)是系統(tǒng)對輸入序列 x(n)的響應(yīng)，卷積的數(shù)值即 y(n)只可以由式只 ? ? ? ? ? ??? ???20k knxkhny 算得到。這個模擬信號被周期地抽樣，且轉(zhuǎn)化成一系列數(shù)字 x(n)(n=0， 1， ……) 。與此同時，也可由 DCM 的驅(qū)動器分配到每個設(shè)備的時鐘信號。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 6 頁 共 36 頁 圖 21 Virtex II 系列 FPGA 結(jié)構(gòu)圖 VirtexII FPGA 的可編程邏輯模塊 CLB 每一個可編程邏輯塊由四片三態(tài)緩沖器組成。應(yīng)用安全三重數(shù)據(jù)加密標準（ DES）算法編碼加密密鑰加密算法，此功能，可以提高安全性的設(shè)計，以避免設(shè)計被竊取。 [1] 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 5 頁 共 36 頁 Virtex II 系列 FPGA 結(jié)構(gòu)及特點 VirtexII 系列 FPGA 概述 Virtex II FPGA 是第一個基于 FPGA，具有 IP 浸入式結(jié)構(gòu)的平臺。電源掉電后，存儲的程序可能會丟失，因此每次你都要把程序配置到芯 片中去。 (3) 利用 VHDL 設(shè)計，可重復(fù)配置 FPGA，系統(tǒng)易于維護和擴展。在不同的情況下，各種算法的處理效果是不同的，要根據(jù)對處理速度的不同要求選擇不同的算法。 乘法器結(jié)構(gòu)，有乘累加結(jié)構(gòu)與并行乘法器結(jié)構(gòu)兩種形式。然而，在應(yīng)用時受到了限制，是由于硬件 結(jié)構(gòu)和流水結(jié)構(gòu)是固定不變的。系統(tǒng)的穩(wěn)定性和后續(xù)信號的處理受濾波器的性能好壞程度影響常大。濾波器的帶寬等性能，處理速度的要求隨著現(xiàn)在對高速，寬帶，實時信號處理的要求越來越高，也隨之提高。實時數(shù)字信號能夠?qū)崿F(xiàn)高速的處理，是因為 MAC 在一臺機器時鐘周期就能完成乘法累加操作，同時在硬件上還輔助與不同的流水結(jié)構(gòu)和哈佛架構(gòu)。 [2~11] FIR 數(shù)字濾波器的 FPGA 實現(xiàn) 使用 FPGA 技術(shù)設(shè)計的 FIR 數(shù)字濾 波器在目前通常采用的是乘法器結(jié)構(gòu)和分布式算法結(jié)構(gòu)。串行分布式算法，它占用的資源很少，結(jié)構(gòu)也相對簡單，但就是還不能擁有很高的處理速度；并行的分布式并行算法擁有更加整齊的結(jié)構(gòu)，主要用于需要高速處理的情況；串行與并行結(jié)合的分布式算法，占用資源大，也多用于對速度要求高的場合。 (2) 各模塊參數(shù)獨立于濾波器的結(jié)構(gòu)，有較強的通用性，適于模塊化設(shè)計。賽靈思的 FPGA 基于靜態(tài)存儲單元， SRAM 的查找表類型，在互連關(guān)系的模式下，也可以再次在設(shè)備中加載和修改。后續(xù)又推出了以 IBM PowerPC 為基礎(chǔ)的 Virtex II 結(jié)構(gòu)，低端的 900 納米工藝的 Spartan3，和即將推出的 Virtex4 系列的具有嵌入式 DSP 功能的 Virtex II Pro。有加密功能，以充分保護的安全設(shè)計。 [2~11] 的 VirtexIIFPGA 結(jié)構(gòu) 各種可編程的單位，主要用于高密度和高性能的邏輯設(shè)計， VirtexII 系列FPGA 可編程邏輯塊（可配置邏輯塊 CLB）的組成，如圖 31 所示，由 SelectRAM塊，乘法器，全局時鐘緩沖器和一個可編程的 IOB 組成。分配給每個全局時鐘緩沖器時鐘引腳時鐘信號，可由全局時鐘緩沖器來支持差分對驅(qū)動程序，直接驅(qū) 動到每個設(shè)備。數(shù)字濾波器是數(shù)字信號處理中使用最廣泛的一種線性系統(tǒng)環(huán)節(jié)，圖 給出了一個具有模擬輸入信號和輸出信號的實時數(shù)字濾波器的簡化框圖。上圖描述的兩個序列卷積的例子。對于每次采樣，只 y(n)都要進行 K 次連續(xù)的乘法和 (K1)次加法操作。 窗函數(shù)設(shè)計的基本原理是 :從所要求的理想濾波器的頻率響應(yīng) Hd(ejw)出發(fā)，經(jīng)過反傅立葉變換導(dǎo)出 hd(n) ? ? dweeHnh jw njwdd ??????21)( ( 3–4) 由于 hd(n)的無 限長，所以要對其進行加窗處理，以得到滿足要求的單位脈沖響應(yīng) h(n) ? ? ? ? )(nhnwnh d?? ( 3–5) 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 12 頁 共 36 頁 已經(jīng)認可并發(fā)表的窗函數(shù)的數(shù)量非常多，最常用的窗函數(shù) (用 w(n)表示 )基本參數(shù)如表 所示 [10]。70， 0， 0， 0， 177。本系統(tǒng)為硬件實現(xiàn)，僅分析量化后單位脈沖響應(yīng)系數(shù)的有限字長對性能的影響。最后從實際應(yīng)用設(shè)計出發(fā)提出一個 FIR 濾波器設(shè)計流程，包括濾波器結(jié)構(gòu)的選擇、濾波器的系數(shù)計算、系 數(shù)的量化等，按照此流程即能設(shè)計出滿足實際性能需求的數(shù)字濾波器。x(k1)b]的映 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 18 頁 共 36 頁 射，經(jīng)查找表的查找后直接輸出部分積 kbkk k xhbo u tta b le ?? ???10)(_ ，算法中的乘法以位權(quán) 2b 可以通過圖中的寄存器和累加器完成，在 K 次循環(huán)后完成計算結(jié)束。設(shè)計輸入通常有原理圖輸入方式、硬件描述語言輸入方式和波形輸入方式三種方式，在本設(shè)計中采用硬件描述語言輸入方式，即VHDL 輸入方式。 VHDL 語言的一個基本設(shè)計單元是由實體說明（ ENTITY Declaration）和構(gòu)造體說明（ ARCHITECTURE Body）兩部分構(gòu)成，對端口的定義以及對參數(shù)的說明都包含在實體（ ENTITY）部分，設(shè)計時將移位寄存器命名為 dff8。 Din : IN STD_LOGIC_VECTOR(width_1 DOWNTO 0)。 THEN IF(clk39。 程序中的前兩句是庫和包集合說明，語句 IEEE 是程序中要用到的庫。 加法器模塊 在將兩個多位二進制數(shù)相加時，除了最低位以外， 每一位都應(yīng)該考慮來自低位的進位，即將兩個對應(yīng)位的加數(shù)和來自低位的進位 3 個數(shù)相加。當(dāng)?shù)竭_時 鐘上升沿時，將兩數(shù)輸入，運算，輸出結(jié)果。 Din1 :in signed (add_1 downto 0)。Din1(add_1)amp。 end a。 乘法器模塊 從資源和速度考慮，常系數(shù)乘法運算可用移位相加來實現(xiàn)。 mult_2:=12。 SIGNAL s2 : SIGNED (mult_3 DOWNTO 0)。039。amp。 then Dout=s3。本模塊實現(xiàn)輸入帶符號數(shù)據(jù)與固定數(shù)據(jù)兩個二進制數(shù)的乘法運算。70， …] 我們?nèi)我庠O(shè)定輸入信號為： X＝ [99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0， 99， 0， 0，0， 70， 0， 0， 0， 99， 0， 0， 0， 70， 0， 0， 0] 2）輸出信號理論值 由 FIR 數(shù)字濾波器的公式 ? ? ? ? ? ? ? ? ? ?? ??? ?? ???? 102/01NiNiinsihinxihny FIR 濾波器整體電路仿真結(jié)果如圖 所示。FPGA 的 DSP 解決方案為數(shù)字信號處理開創(chuàng)了新的領(lǐng)域，使得構(gòu)造的數(shù)字信號處理系統(tǒng)能夠保持基于軟件解決方案的靈活性又能接近 ASIC 的性能，為設(shè)計人員開辟了廣闊、自由的發(fā)展空間，具有很好的應(yīng)用前景 [1617]。 本人認真進行了本課題的研究并完成了本論文，由于時間和水平有限，沒有 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計及仿真 第 30 頁 共 36 頁 制作出實際電路來進行濾波效果測試，而且論文中可能出現(xiàn)錯誤和不足之處，敬請大家批評指正 。與他進行了多次有益的探討和交流，得到了許多啟發(fā)。對本文的研究做出重要貢獻的個人和集體，均已在文中以明確方式標明。圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準用徒手畫 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁以上的雙面打印 4）圖表應(yīng)繪制于無格子的頁面上 5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計（論文） 2）附件：按照任務(wù)書、開題報告、外文譯文、譯文原文（復(fù)印件）次序裝訂 3）其它