基于fpga的dds函數波形發生器設計畢業設計(更新版)

　　

【正文】 。原理圖由邏輯器件 (符號 )和連接線構成，圖中的邏輯器件可以是 EDA軟件庫中預制的功能模塊，如與門、非門、或門、觸發器以及各種 74系列器件功能的宏功能模塊，甚至還有一些類似于口 (Intellectual Property)核的功能塊。 第二章 DDS理論與實現工具 ___________________________________________________________________________________________ 共 30 頁 第 14 頁 FPGA 設計流程 完整地了解利用 EDA技術進行設計開發的流程對于正確地選擇和使用 EDA軟件，優化設計項目，提高設計效率十分有益。 Verilog HDL 語言簡介 Verilog HDL 是目前應用最為廣泛的硬件描述語言． Verilog HDL 可以用來進行各種層次的邏輯設計，也可以進行數字系統的邏輯綜合， 仿真驗證和時序分析等。靈活的內部連線：快速、可預測連線延時的快速通道；實現算術功能 (諸 如快速加法器、計數器和比較器 )的專用進位鏈；實現高速、多扇入功能的專用 級聯鏈；實現內部總線的三態模擬；多達六個全局時鐘信號和四個全局清除信 號。由于采用 了特殊的三級布線結構，其裸片尺寸大大降低 。 FPGA、 CPLD 軟件包中有各種輸入工具和仿真工具，及版圖設計工具和編第二章 DDS理論與實現工具 ___________________________________________________________________________________________ 共 30 頁 第 12 頁 程器等全線產品，電路設計人員在很短的時間內就可完成電路的輸入、編譯、優化、仿真，直至最后芯片的制作。連線資源：連接邏輯塊的互連資源； 經過了十幾年的發展，許多公司都開發出了多種可編程邏輯器件。因此 ,需要選取合適的參數和 ROM 壓縮技術 ,在滿足系統性能的前提下使得系統盡量優化。 方案的選擇 在利用 FPGA 制作 DDS 時 ,相位累加器是決定 DDS 性能的一個關鍵部分。 正弦波 y = sin (2πx) ,若以 f 量化的量化頻率對其幅度值進行量化 , 一個周期可以得到 M =f 量化個幅度值。專用 DDS芯片實現的信號源功耗大、價格高；而將 DDS信號源設計嵌入到 FPGA芯片所構成的系統中，其系統 成本不會增加多少，可以實現很多更加復雜的功能，因此，采用 FPGA設計的 DDS信號源具有很高的性價比。當然 DDS技術也有局限性，主要表現在： (1)輸出頻帶范圍有限 由于 DDS內部 DAC和波形存儲器的工作速度限制，使得 DDS輸出的最高頻率有限，目前市場上采用 CMOS、 TTL、 ECL工藝制作的 DDS芯片，工作頻率一般在幾十MHz至 400MHz左右。這在很多對頻率合 成器的相位要求比較嚴格的場合非常有用。 關鍵詞 直接數字頻率合成；現場可編程門陣列；函數波形發生器 基于 FPGA 的 DDS函數波形發生器的設計 ___________________________________________________________________________________________ 共 30 頁 第 5 頁 DDS of Function Waveform Generator Based On FPGA Abstract Direct Digital Frequency Synthesis (DDS) was advanced rapidly in early 1970s and has been developing owing to its entirely digital structure. The appearance of Field Programmable Gates Array has changed the design method of digital eletronical system and provided a new design model. With the two technologies and the flexible control ability of MCU, Functional Waveform Generator, has been developed. This new signal source can generate high frequency waveform data and also can change parameters of the Functional Waveform Generator. This paper will describe its process and characteristics. The EP2C70F896C6N of Corporation Altera is chosen to do the main digital processing work,which if based on its large scale and high speed. In this design, how to design the FPGA chip and the interface between the FPGA and the control chip is the problem. With the method of software and hardware programming,the design used the software Quartus II and language verilogHDL solves if successfully. In this paper, the principle of DDS and basis of EDA technology is introduced firstly. Then the master chips are introduced. They are the base of the design. The problems met in the design are analyzed and the whole function is partitioned into three parts: master chip and peripheral hardware. Finally the function, performance, realization,and experiment results are introduced in detail through some experiments. The disadvantage and things need to advance are also listed. Through an experiment, it is testified that the design meets the requirement planed and the way to use software and hardware propramming method and DDS thchnology to realize Functional Waveform Generator is available. Keywords DDS； FPGA； Functional Waveform Generator 第一章 緒論 ___________________________________________________________________________________________ 共 30 頁 第 6 頁 第一章 緒論 DDS 的性能介紹 隨著數字信號理論和超大規模集成電路 VLSI的發展，在頻率合成領域誕生了一種革命性的技術，那就是上世紀七十年代出現的直接數字頻率合成 DDS(Direct Digital frequency Synthesis)，它的出現標志著頻率合成技術邁進了第三代。本設計利用Altera 的設計工具 Quartus II 并結合 VerilogHDL 語言，采用硬件設計的方法很好地解決了這一問題。 在實現過程中，本設計選用了 Altera 公司的 EP2C70F896C6N 芯片 作為產生波形數據的主芯片，充分利用了該芯片的超大規模集成性和快速性。 通過實驗說明，本設計達到了預定的要求，并證明了利用 FPGA 通過 DDS 計數實現函數波形發生器的方法是可行的。當頻率控制字由 Kl變為 K2之后，它是在已有的積累相位 Kl? 上，再每次增加K2? ，相位函數的曲線是連續的，只是在改變頻率的瞬間其斜率發生了突變，因而保持了輸出信號相位的連續性。 DDS不但可以用來在雷達領域實現多點或線性調頻頻率源，還可以用在數字調制方面實現 FSK、QPSK、 8PSK等調制，在擴頻通信方面實現 CDMA／ FH工作方式以及任意規律的跳頻模式等。 市場上目前利用專用 DDS芯片開發的信號源比較多，它們輸出頻率高、波形好、功能也較多，但采用 FPGA設計的 DDS信號源與之相比較，具有如下優勢：專用 DDS芯片實現的信號源需要微控制器的協助，才能發揮其優勢；而基于 FPGA的DDS信號源，可在一片 FPGA芯片上實現信號源的信號產生和控制，并且只要改變存儲波形信息的 ROM數據，就可以靈活地實現任意波形發生器。 以 產生正 弦信號的 DDS技術來說明 DDS的基本原理。 頻率分辨率為 : f res = f c / 2^N ,由參考時鐘和累加器的位數決定 ,當參考時鐘的頻率越高 ,相位累加器的位數越高 ,所得到的頻率分辨率就越高。另一方面可以根據信號周期對稱性來壓縮 ROM 的尺寸 ,這時系統硬件設計復雜度會有所增加。這種芯片受到世界范圍內電子工程設計人員的廣泛關注和普遍歡 迎。邏輯單元：為一個二維邏輯塊陣列，構成了 PLD 器件的邏輯組成核心； 所以，用 FPGA／ PLD 試制樣片，能以最快的速度占領市場。為滿足設計者更快數據速率和信號傳輸能力的需要， Cyclone器件還設有高達 311Mbps 的低壓差信令 (LVDS)兼容通道。 本設計中采用的是 CycloneII系列的 EP2C70F896C6N，它包含 68416 個邏輯單 元，片內集成四 個鎖相環， 采用 896 腳 FBGA 封裝。設計人員通過計算機對 HDL 語言進行邏輯仿真和邏輯綜合，方便高效地設計數字電路及其產品。 原理圖輸入方法是一種類似于傳統電子設計方法的原理圖編輯輸入方式，即在 EDA軟件的圖形編輯 界面上繪制能完成特定功能的電路原理圖。利用 HDL綜合器對設計進行綜合 是十分重要的一步，因此綜合過程將軟件設計的 HDL描述與硬件結構掛鉤，是將軟件轉化為硬件電路的關鍵步驟，是文字描述與硬件實現的一座橋梁。為達到速度、面積、性能的要求，往往需要對綜合加以約束，稱為綜合約束。仿真就是讓計算機根據一定的算法和一定的仿真庫對 EDA設計進行模擬，以驗證設計，排除錯誤。它是直接對 VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現的功能是否滿足原設計要求的過程，仿真過程不涉及任何具體器件的硬件特性。 第三章 基于 FPGA 的 DDS的詳細設 計 ___________________________________________________________________________________________ 共 30 頁 第 18 頁 第三章 基于 FPGA 的 DDS 的詳細設計 功能定義 及 總體 設計規范 ： 設計一個直接數字頻率合成 (DDS， Direct Digital Synthesis)函數信號發生器 ，DDS 是一種新型的、 把一系列數字形式的信號通過 DAC 轉換成模擬信號的合成技術， 具有頻率切換時間短，頻率分辨率高，頻率穩定度高，輸出信號的頻率和相位可以快速切換，輸出相位可連續，并且在改變時能夠保持相位的連續，很容易實現頻率、相位和幅度的數字控制。由于實驗箱采用系統時鐘位 50MHz，本實驗采用分頻比可調產生的時鐘作為整個設計的全局時鐘，所以本模主要負責產生全局時鐘，并產生全局控制信號 。 4. 三角波產生模塊： 該信號的產生采用象限控制，利用最高位作為象限控制 位控制三角波的斜升和斜降 。Two 32Mbyte SDRAM 24bit CDquality audio CODEC with linein, lineout, and microphonein jacks 1 SMA connector 第四、 在完成系統的核心部分設計之后，對外圍電路的設計進行了詳細的 設計 討論，并給出合適的方案 ，完成總體設計 。 她的諄諄教導 讓我感受到集成電路設計不僅 僅是一門技術，更是一門藝術！ 也 感謝微電子實驗室為我提供幫助的趙萍老師、 邢立冬和 商世廣老師！ 他們給予了我諸多鼓勵和幫助，有了你們生活更精彩，這里表示衷心的感謝 !