畢業設計基于fpga的萬年歷設計(更新版)

　　

【正文】 these basic documents, you can run layout wiring tools to confirm whether overlooked some standards or made a wrong distribution. This will make you at the initial stage design and layout engineer working together, mon planning the PCB39。 global The third category is short term resources used to plete basic logic unit, the logical interconnection between and wiring。 該論文 是在我的畢業設計指導老師 x老師的親切、熱心的指導下完成的。比如開始我沒能認真書寫導致出現不少錯誤字符，沒能及時保存導致文檔丟失等，這些問題的發現解決我相信對我以后進入社會，參加工作是一個很好的鍛煉。本次畢業設計除了讓我回顧以前學過的知識外，也使我學習到了新的東西。假如輸入的端個數為，每個輸出端只能有兩個狀態，則輸出端個數最多有 2n 個 本設計采用的是 3線 8 線譯碼器，輸入端為年月日的信號或者是時分秒的信號，輸出的 8位二進制數對應譯碼器的真值表。需要注意的是日和月都是兩位十進制數表示，故需要用 8位二進制數表示，而年是四位十進制信號，需要 16位表示。最終時信號 qs={qsh,qsl}， cout=carry1。如果 qfh==5,qfl9，則 qfh=qfh， qfl=qfl+1， carry1=0。 時分秒模塊 （ timeve） 秒（ second）：秒信號 qm[7:0],低四位 qml[3:0]，高四位 qmh[7:4]，秒進位信號 enmin。分頻模塊是為了得到一個周期為秒的脈沖，該脈沖主要用于秒的走動；控制模塊要完成的功能是由使用者決定顯示年月日還是時分秒，當使用者不參與控制時，時分秒和年月日每隔一小段時間會自動輪流顯示，當使用者參與控制時則需要由改模塊完成；時間顯示調整模塊，顧 名思義就是對時間進行調整修改；時分秒模塊和年月日模塊分別控制時分秒和年月日；顯示控制模塊的功能是控制顯示時分秒還是年月日，在設計過程中為了節省器材，減少數碼管的個數，把年月日和時分秒分成兩個模塊，至于顯示哪一個則有該模塊完成任務；譯碼器則是在數碼管上顯示當前時間。 而且通過 萬年歷 的制作進一步了解各種在制作中用到的中小規模集成電路的作用及 使用 方法 ， 且由于 電子萬年歷包括組合邏輯電路和 時序 電路 ， 通過它可以進一步學習與掌握各種組合邏輯電路與時序電路的原理與使用方法 。在設計過程中要完成年月日時分秒等基本功能，同時還要設計鬧鐘功能以及陰陽歷顯示功能（這個是國外設計愛好者未考慮的）。 關鍵詞： 萬年歷， 日歷， FPGA， Verilog， Quartus2 畢業設計 （論文）專用紙 第 頁 II Based on the design of the calendar FPFA circuit Abstract The calendar based on FPGA design, the main task is to use Verilog language, in the Quartis2 plete circuit design, program development, basic function is simulated when able to display date/modify minutes. Circuit design module is divided into several modules: points frequency, control and time display adjustment, arc, date, display when control, decoder. Each module plete different tasks, together they form a calendar system circuit design. As for programming, Verilog language, according to use the modules without function and the relations between them control pilation. Software simulation on directly in Quartis2. Into the information age, the concept of time is more and more heavy, but oldfashioned clock and calendar etc time display tools are not very good. Key Words: Calendar, calendar, FPGA, Verilog, Quartus2 畢業設計（論文）專用紙 第 頁 1 前言 隨著近年來科學技術的迅速發展和普及，我們的工作，生活觀念也發生了巨大的改變，人們對各式電子產品的要求也越來越高，使得與生活密切相關的電子萬年歷逐漸走向智能化、便捷化。軟件模擬直接在 Quartis2上進行。至于程序編寫，使用 Verilog語言，根據各個模塊的不用功能和它們之間的控制關系進行編寫。綜上所述本設計具有設計方便、功能多樣、電路簡潔、成本低廉等優點，符合社會發展趨勢，前景廣闊。由于使用 FPGA設計、簡便，成本低廉，所以本課程設計采用基于 FPGA開發。 此次設計與制做 數字萬年歷 就是為了了解數字鐘的原理，從而學會制作數字鐘 。 畢業設計（論文）專用紙 第 頁 3 第 2章 設計原理 組成模塊 萬年年來設計要完成的基本 功能是顯示年月日時分秒以及時間修改功能，對此需要把系統分為以下幾個模塊：分頻模塊（ fenpin）、控制模塊（ contr）、時間顯示調整模塊（ mux_4）、時分秒模塊（ timeve）、年月日模塊（ nyr2021）、顯示控制模塊（ mux_16）、譯碼器模塊（ yimaqi）。 [為了節省數碼管，該設計把年月 畢業設計（論文）專用紙 第 頁 6 日和時分秒的顯示分開 ]，當該模塊接受到低電平時顯示當前的時分秒，當接受到的是高電平時則顯示年月日。當分信號計數到 59時，則令 {qfh,qfl}=8’ h00，carry1=1。 qsl=3)，則 {}=8’ h00， carry1=1；如果 qsh=2， qsl3，則 qsh=qsh， qsl=qsl+1， carry1=0；如果 qsh2， qsl=9，則 qsh=qsh+1， qsl=0， carry1=0；如果 qsh2， qsl9則 qsh=qsh， qsl=qsl+1，carry1=0。 . 月計數和年計數大致計算方法和日的差不多，只不過月計數的時鐘脈沖來自日計數的進位信號，而年計數的脈沖來自于月計數的進位信號。譯碼器有多個輸入端和多個輸出端。 本文是一篇基于 FPGA的數字萬年歷的論文，在設計過程中我通過在網上和圖書館查閱資料，收集了大量相關方面的資料，通過對這些資料的學習，我了解了 FPGA的相關知識并認真復習了 Verilog語言。通過對這些問題的解決處理，我感覺到不僅所學知識有了較全面的了解，同時也是對我自身的一個進步。 畢業設計（論文）專用紙 第 頁 12 謝辭 該畢業設計在一定程度上代表了我大學四年所學，也是我大學生活的一個結束，為此我想在這里感謝學院為我帶來的一切，沒有學院為我提供的這個平臺，我想將會很難順利地完成大學四年的學習和本次畢業設計。 The second type is longterm resources to plete chip speed signals between somebody and 2 of the clock signal wiring。s walk line, redundancy planning, heat dissipation problems and signal integrity. The FPGA tools may can provide help in these fields, and help you to solve these problems, so you must ensure that understanding your toolkit function. You consult a layout experts the later time, the more you . Based on the design of three main consumption CMOS power: internal (to short circuit), leakage (static) and switch (capacitors). When a gate transient, VDD and ground connection between internal power consumption shortcircuit. Leakage power is widespread CMOS process caused by the parasitic effect. And switch power consumption is load capacitance, discharge from the cause. Switch power consumption and short circuit power consumption together called dynamic power consumption. Underneath introduction reduce static power consumption and dynamic power design techniques. The FPGA and CPLD, the identification and classification: The FPGA and CPLD, the identification and classification is mainly according to its structure characteristics and working principle. Usually the classification method is: 畢業設計（論文）專用紙 第 頁 21 will form a structure to product the device called CPLD logical behavior, such as the Lattice of ispLSI series, Xilinx XC9500 series, Altera MAX7000S series and the Lattice (former Vantis) Mach series, etc. Will with querying method structure form logic behavior, such as Xilinx FPGA device called the SPARTAN series, Altera FLEX10K or the ACEX1K series, etc. Although the FPGA and CPLD are programmable ASIC devices, there are many mon features, but because CPLD and FPGA structural differences have respective characteristics: (1) more suitable for pleting various algorithm CPLD device logic, and the bination of FP GA is more suitable for plete temporal logic. In other words, the FPGA is more suitable for flipflop, and lots of structure is more suitable for CPLD limited and a rich trigger the structure of the product. 2 continuous type wiring structure of CPLD determines its temporal delay is uniform and predictable, and FPGA segmented wiring structure of decide their delayed unpredictability. (3) than CPLD in programming FPGA even greater flexibility. CPLD by modifying with fixed logic func