通信工程畢業設計-基于fpga的出租車計費系統的設計(更新版)

　　

【正文】 D=00000001。 rw=39。 elsif p=1 then if q=25 then q=00011。 BEGIN PROCESS (clk) BEGIN IF (clk39。 b0,b1,b2,b3,b4,b5,b6,b7,b8,b9,ba,bb,bc,bd,be,bf,bg,bh,bi,bj : IN STD_LOGIC_vector(7downto0)。使用 VHDL 語言、 Quartus 軟件，實現了軟件的設計制作。 系統程序 仿真 如下圖所示為系統的時序仿真圖，其中當 start=’ 1’ 時進行計費， fin 為公里脈沖， stop 為等待信號。 統計 模塊 圖 統計模塊 長沙學院畢業設計 (論文 ) 19 為讓司機更好的了解一天的營運額狀況，所以做了一個統計模塊，用來統計所接乘客總數和營運額總數。 up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為起步費輸出端給自動 計費模塊，它的初始值設為 +%=13 元，每次可以加減 元進行設定，最大值為 元。所以預設值為 5分鐘。 （ 5） ZDJS：按鍵自動加速模塊，按鍵自動加速模塊是一個非常人性化的功能設定，通過自動加速模塊可 以讓加減一開始變化的慢，過了長按 4秒后自動變快，一方面使得快速調到某個數值，另一方面又可以精確定位到某個數值。密碼輸入正確后 passout 會變為 1 送到 set 模塊和 chelun 模塊，否則為 0，禁止設定。計時端則有兩位數字的 BCD 碼輸出，最大計時 99 分鐘。輸出端 js60 送到顯示部分計數，每 1 分鐘一個上升沿， js 端送到計程計時選通模塊，默認為每 5分鐘計為 1km 送出一個高電平 。速度還是按 照原來的 200 等分，即從 0km/h 到 200km/h 進行調速，每次步進 1km/h。 （ 6）寫數據 表 寫 數據 RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 1 D C B RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 1 1/D S RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 1 A6 A5 A4 A3 A2 A1 A0 RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 1 0 數 據 長沙學院畢業設計 (論文 ) 12 功能：根據最近設置的地址性質，數據寫人 DDRAM 或 CGRAM 內。 （ 2）清屏 表 清屏 RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 1 DL N F * * RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 0 0 1 長沙學院畢業設計 (論文 ) 11 功能：清 DDRAM 和 AC 值。 LCM 由字符型液晶顯示屏（ LCD）、控制驅動電路 HD44780 及其擴展驅動電路 HD44100 等組成，具有若干個 5x7 或 5x10 點陣組成的字符集，可顯示 192 種字符，還具有 64 個字節的自定義字符 RAM。 總體框架設計 系統流程介紹：系統主要由電動機驅動模塊、 LCD 顯示模塊、計費標準設定模塊、 自動計費模塊、統計模塊等組成。目前市場上使用的出租車計費器主要采用的都是利用 MCU 如 89C51 單片機實現的計費器設計，顯示方式上主要采用的是固定顯示內容的 LED顯示。 開發軟件 QuartusII 簡介 Quartus II 是 Altera 公司推出的 CPLD/F[GA 開發工具， Quartus II 提供了完全集成且與電路結構無關的開發包環境，具有數字邏輯設計的全部特性 。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統描述能力上擴展 VHDL 的內容，公布了新版本的 VHDL，即 IEEE 標準的 10761993 版本，（簡稱 93 版）。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 EDA 市場日趨成熟，但我國的研發水平 還 很有限，需迎頭趕上。但各國也正在努力開發相應的工具。 70 年代為計算機輔助設計 (CAD)階段，人們開始用計算機輔助進行 IC 版圖編輯、 PCB 布局布線，取代了手工操作。在方案的選擇上，對比了各個方案的優缺點，并對現有的計費系統進行了更新，使它能夠更好的滿足不同的要求。二十世紀后半期，數字系統得到了飛速發展，同時為了提高系統的可靠性與通 用性，微處理器和專業集成電路逐漸取代了通用全硬件電路。以出租車多功能計費器為例，用戶不僅要求計費器性能穩定，計費準確，有防作 弊功能 。 本文介紹了一個以可編程邏輯芯片為控制核心的出租車計費器系統。實踐表明，這種方案不僅能解決傳統計費器集成度不高，功能升級不方便，易受干擾的問題而且能大大增強系統的可靠性。傳統的基于單片機設計的出租車多功能計費器已遠遠跟不上這種變化，功能升級很繁瑣，需要硬件重組和軟件更新同步進行，成本高，并且每次升級都可能出現新的不穩定因素 。在多種平臺運行，提供易于使用的界面，并且有廣泛的特征。核心部分是設計說明部分和 FPGA 程序設計部分。 CAE 的主要功能是： 原理圖輸入，邏輯仿真，電路分析，自動布局布線， PCB 后分析。相信在不久的將來會有更多更好的設計工具有各地開花并結果。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內部包括可 長沙學院畢業設計 (論文 ) 4 配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內部連線（ Interconnect）三個部分。 FPGA 是由存放在片內 RAM 中的程序來設置其工作狀態的，因此，工作時需要對片內的 RAM 進行編程。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設模式可以將 FPGA 作為微處理器的外設，由微處理器對其編程 [4]。 VHDL 主要用于描述數字系統的結構，行為，功能和接口。 （ 2） 添加文件，包括最頂層的設計實體文件以及一些額外的電路模塊描述文件或定制的功能庫。近一年來，各大城市都在對出租車價格進行調整，由于數量太多，很多城市的調價甚至需要一個月的時間才能完成，經常會同一時間出現幾個價格，有的城市的出租車上還會出現司機人工計價的尷尬情形。計費標準設定模塊將設定好的數值分別送到自動計費模塊、計時模塊和計程模塊。其中 CGROM 為已固化好的字符庫， CGRAM 為可隨時定義的字符庫，根據用戶的不同的定義可調出所需要的字符。 （ 4）輸入方式設置 表 輸入方式設置 功能：設置光標、畫面移動方式。 360 度 / 9 度 = 400 ，即每 400 個脈沖步進電機轉一圈。其中 p 為速度值輸入端，其值大于 180km/h 時汽車超速，high 端為高電平，發出聲光報警。 clr 是 清零端，每次計費結束后自動清零，保證下次計費的準確性。輸出端 shi、 ge、 c、 m分別給顯示部分，只有當要設定此項數值時才會在屏幕上顯示。 長沙學院畢業設計 (論文 ) 16 圖 計費標準設定系統 圖 所示為計費標準設定系統，其中相關模塊說明如下： （ 1） AJSM：為去除按鍵抖動模塊，我采用的是數字去抖動方法，即對按鍵進行掃描，去除抖動不確定狀態，提高按鍵的可靠性。 （ 6） PASSWORD：密碼設定模塊，為了防止司機或者別人隨意改動計費標準的參數 長沙學院畢業設計 (論文 ) 17 設定，設置了一個密碼保護模塊。 （ 9） DSTART：白天起步費設定模塊， up 和 down 為加減鍵， clk 為加減的快慢頻率，ds 為起步費輸出端給自動計費模塊，它的初始值設為 元，每次可以加減 元進行設定，最大值為 元。 自動計費模塊 由于起步費要求在開始計費時屏幕 上就要顯示，受到 VHDL 語言的限制，不能在一個結構模塊里給某個變量賦兩種初始值的選擇，所以要給它一個初始化模塊。 分頻模塊 圖 分頻模塊 分頻模塊為出租車計費系統的 各個模塊提供時鐘頻率。這些新的 FPGA 芯片最低價將達到 美元，代表了全球最低成本的 FPGA，并且相對于基于 SRAM 的 FPGA 來說具有保密的優勢。由于本人在經驗水平上的欠缺，設計中可能存在很多不足，請各位 老師予以指正！ 長沙學院畢業設計 (論文 ) 23 參考文獻 [1] [英 ]Jone Wulenskl .VHDL Digtal System Design[D]，北京：電子工業出版社，2021 ,10～ 105 . [2] 億特科技 . CPLD/FPGA 應用系統設計與基礎篇 [M]，北京：人民郵電出版社， 2021，93～ 102. [3] 求是科技 . FPGA 數字電子系統設計與開發實例導航 [J]，北京：人民郵電出版社，2021， 115～ 126 . [4] EDA 先鋒工作室 . Altera FPGA/CPLD 設計 (高級篇 )[C]，北京：人民郵電出版社，2021， 27～ 58 . [5] 郭強 . 液晶顯示應用技術 [M]，北京：電子工業出版社， 2021 ,2～ 116 . [6] 黃智偉 . FPGA 系統設計與實踐 [J]，北京：電子工業出版社， 2021， 200～ 217 . [7] 譚會生等 . EDA 技術綜合應用實例與分析 [M]，西安電子科技大學出版社， 2021年 ,250～ 368. [8] 朱正偉 . EDA 技術及應用 [M]，清華大學出版社， 2021 年 ,180～ 290. 長沙學院畢業設計 (論文 ) 24 附 錄 驅動程序 LIBRARY ieee。 D : OUT STD_LOGIC_vector(7 downto 0) )。) THEN IF p=2 then p=00。 e=39。 // 功能設置 // end if。039。039。 end if。139。 when 01011=D=a5。 when 10011=D=ad。 end case。 when 01100=D=b6。 when 10100=D=be。 end if。 when 01101=D=c7。 when 10101=D=cf。 if t=0 then // 寫第四行 // case q is when 00110=D=f0。