通信工程畢業設計-基于fpga的出租車計費系統的設計(文件)

　

【正文】 : OUT STD_LOGIC。 SIGNAL q : STD_LOGIC_vector(4 downto 0)。139。 IF p=0 then e=39。 end if。 if q=1 then rs=39。 長沙學院畢業設計 (論文 ) 25 D=00111000。 rw=39。 if q=3 then rs=39。 D=00001110。 rw=39。 if q=5 then rs=39。 if p=1 then t=t+1。 // 第二行首地址 // when 10=D=10010100。 if q5 then // 寫數據 // rs=39。 if t=1 then // 寫第一行 // case q is when 00110=D=a0。 when 01010=D=a4。 長沙學院畢業設計 (論文 ) 26 when 01110=D=a8。 when 10010=D=ac。 when 10110=D=ag。 when others =D=00100000。 when 00111=D=b1。 when 01011=D=b5。 when 01111=D=b9。 when 10011=D=bd。 when 10111=D=bh。 end case。 when 01000=D=c2。 when 01100=D=c6。 when 10000=D=ca。 when 10100=D=ce。 when 11000=D=ci。 end if。 when 01001=D=f3。 when 01101=D=f7。 when 01011=D=f5。 when 00111=D=f1。 when others =D=00100000。 when 10110=D=cg。 when 10010=D=cc。 when 01110=D=c8。 when 01010=D=c4。 if t=3 then // 寫第三行 // case q is when 00110=D=c0。 when 11001=D=bj。 when 10101=D=bf。 when 10001=D=bb。 when 01101=D=b7。 when 01001=D=b3。 end if。 when 11000=D=ai。 when 10100=D=ae。 when 10000=D=aa。 when 01100=D=a6。 when 01000=D=a2。 rw=39。 // 第四行首地址 // end case。 case t is when 00=D=10000000。 rw=39。 D=00000110。 if q=4 then rs=39。 rw=39。 D=00000001。 if q=2 then rs=39。 rw=39。039。 elsif p=1 then if q=25 then q=00011。 else p=p+1。 BEGIN PROCESS (clk) BEGIN IF (clk39。 END lcd。 b0,b1,b2,b3,b4,b5,b6,b7,b8,b9,ba,bb,bc,bd,be,bf,bg,bh,bi,bj : IN STD_LOGIC_vector(7downto0)。 USE 。使用 VHDL 語言、 Quartus 軟件，實現了軟件的設計制作。基于 Flash 的 FPGA 可以提供加密、低功耗、上電工作、可重復編程的方案。 系統程序 仿真 如下圖所示為系統的時序仿真圖，其中當 start=’ 1’ 時進行計費， fin 為公里脈沖， stop 為等待信號。根據不同的需求輸出有 1Hz（給時鐘和加減等）、 2 Hz、 4 Hz、 15 Hz（按鍵掃描）、 61 Hz（再返回用來輸出標準的1Hz）、 2k Hz( 給 BCD 碼轉換模塊 )、 Hz（給步進電機驅動模塊）。 統計 模塊 圖 統計模塊 長沙學院畢業設計 (論文 ) 19 為讓司機更好的了解一天的營運額狀況，所以做了一個統計模塊，用來統計所接乘客總數和營運額總數。 D_N 是白天和深夜的判別信號， D D D3 、 N N N3 分別代表白天起步費、單位公里費、10 公里后的單位公里費、深夜起步費、單位公里費、 10 公里后的單位公里費。 up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為起步費輸出端給自動 計費模塊，它的初始值設為 +%=13 元，每次可以加減 元進行設定，最大值為 元。 （ 10） DSHI：白天過 10 公里后加收費設定模塊， up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為加收 50%后的每公里價格輸出端給自動計費模塊，它的初始值設為 元 /km，每次可以加減 元進行設定，最大值為 元 /km。所以預設值為 5分鐘。 up 和 down 為加減鍵， clk 為加減的快慢頻率，只要按住加鍵后就會自動加了， word 是顯示輸出端，經過二進制轉 BCD 碼后就可以在界面上顯示。 （ 5） ZDJS：按鍵自動加速模塊，按鍵自動加速模塊是一個非常人性化的功能設定，通過自動加速模塊可 以讓加減一開始變化的慢，過了長按 4秒后自動變快，一方面使得快速調到某個數值，另一方面又可以精確定位到某個數值。 （ 2） CHELUN：車輪大小設定模塊， 在 小節中有詳細說明。密碼輸入正確后 passout 會變為 1 送到 set 模塊和 chelun 模塊，否則為 0，禁止設定。 計費標準設定系統 由于受到油價影響，很多城市都推出了油價運價聯動機制。計時端則有兩位數字的 BCD 碼輸出，最大計時 99 分鐘。 圖 計程模塊 計程計時選通模塊 計程計時選通模塊如下圖 所示，通過速度比較器的輸出信號給計程計時選通模塊的選通端 sel就可 以識別現在是應該要把計程的信號輸出給自動計費模塊還是把計時的信號輸出給自動計費模塊。輸出端 js60 送到顯示部分計數，每 1 分鐘一個上升沿， js 端送到計程計時選通模塊，默認為每 5分鐘計為 1km 送出一個高電平 。當車速低于 12km/h 時 low 端為高電平，此時將進入計時狀態，車速大于 12km/h 小于 180km/h 時 low 端為低電平， high 端也為低電平，進入計程狀態。速度還是按 照原來的 200 等分，即從 0km/h 到 200km/h 進行調速，每次步進 1km/h。現在設車輪周長為 1米，則只要給驅動器一個 的頻率，于是得出 =，約為 200km/h。 （ 6）寫數據 表 寫 數據 RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 1 D C B RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 1 1/D S RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 1 A6 A5 A4 A3 A2 A1 A0 RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 1 0 數 據 長沙學院畢業設計 (論文 ) 12 功能：根據最近設置的地址性質，數據寫人 DDRAM 或 CGRAM 內。 其中： 1/D =1；數據讀、寫操作后， AC 自動增一； 1/D =0；數據讀、寫操作后， AC 自動減一； S =1；數據讀、寫操作后，畫面平移； S =1；數據讀、寫操作后 ，畫面不動。 （ 2）清屏 表 清屏 RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 1 DL N F * * RS R/W DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0 0 0 0 0 0 0 0 0 0 1 長沙學院畢業設計 (論文 ) 11 功能：清 DDRAM 和 AC 值。 MDLS 系列字符型 LCM 電路框圖如圖 所示。 LCM 由字符型液晶顯示屏（ LCD）、控制驅動電路 HD44780 及其擴展驅動電路 HD44100 等組成，具有若干個 5x7 或 5x10 點陣組成的字符集，可顯示 192 種字符，還具有 64 個字節的自定義字符 RAM。按下計費啟動鍵后利用電容的瞬間充電過程來清零上一次的計費數值，此后開始自動計費，按下計費停止鍵后計費終止，統計模塊自動執行保存記錄。 總體框架設計 系統流程介紹：系統主要由電動機驅動模塊、 LCD 顯示模塊、計費標準設定模塊、 自動計費模塊、統計模塊等組成。這些都暴露了傳統計費器在靈活性和升級換代能力的天生不足 [8]。目前市場上使用的出租車計費器主要采用的都是利用 MCU 如 89C51 單片機實現的計費器設計，顯示方式上主要采用的是固定顯示內容的 LED顯示。 （ 3） 選擇目標芯片，具體芯片最好讓編譯器根據工程設計的實際情況自動選擇。 開發軟件 QuartusII 簡介 Quartus II 是 Altera 公司推出的 CPLD/F[GA 開發工具， Quartus II 提供了完全集成且與電路結構無關的開發包環境，具有數字邏輯設計的全部特性 。除了含有許多具有硬件特 長沙學院畢業設計 (論文 ) 5 征的語句外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。 1993 年， IEEE 對 VHDL 進行了修訂，從更