eda技術(shù)實(shí)用教程(第四版)習(xí)題答案(編輯修改稿)

　

【文章內(nèi)容簡(jiǎn)介】 FULL = 39。039。 且輸出溢出標(biāo)志信號(hào) FULL 為低電平 END IF。 END IF。 END PROCESS P_REG 。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。 BEGIN IF FULL39。EVENT AND FULL = 39。139。 THEN CNT2 := NOT CNT2。如果溢出標(biāo)志信號(hào) FULL 為高電平， D 觸發(fā)器輸出取反 IF CNT2 = 39。139。 THEN FOUT = 39。139。 ELSE FOUT = 39。039。 END IF。 END IF。 END PROCESS P_DIV。 END ARCHITECTURE one。 310 用 VHDL 設(shè)計(jì)一個(gè)功能類似 74LS160 的計(jì)數(shù)器。 解： 310 用 VHDL 設(shè)計(jì)一個(gè)功能類似 74LS160(異步復(fù)位和同步使能加載、計(jì)數(shù)的十進(jìn)制加法計(jì)數(shù)器 )的計(jì)數(shù)器。 LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT10 IS PORT(CLK,RST,EN,LOAD : IN STD_LOGIC。 DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 4 位預(yù)置數(shù) DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。計(jì)數(shù)值輸出 COUT : OUT STD_LOGIC)。 計(jì)數(shù)進(jìn)位輸出 END CNT10。 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK,RST,EN,LOAD) VARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST=39。039。 THEN Q:=(OTHERS =39。039。)。 計(jì)數(shù)器異步復(fù)位 ELSIF CLK39。EVENT AND CLK=39。139。 THEN 檢測(cè)時(shí)鐘上升沿 IF EN=39。139。 THEN 檢測(cè)是否允許計(jì)數(shù)或加載（同步使能） IF LOAD=39。039。 THEN Q:=DATA。 允許加載 ELSE IF Q9 THEN Q:=Q+1。 允許計(jì)數(shù) ,檢測(cè)是否小于 9 ELSE Q:=(OTHERS=39。039。)。 大于等于 9 時(shí)，計(jì)數(shù)值清零 END IF。 END IF。 END IF。 END IF。 IF Q=9 THEN COUT=39。139。 計(jì)數(shù)大于 9，輸出進(jìn)位信號(hào) ELSE COUT=39。039。 END IF。 DOUT=Q。 將計(jì)數(shù)值向端口輸出 END PROCESS。 END behav。 311 給出含有異步清零和計(jì)數(shù)使能的 16 位二進(jìn)制加減可控計(jì)數(shù)器的 VHDL 描述。 解： 311 給出含有異步清零和計(jì)數(shù)使能的 16 位二進(jìn)制加減可控計(jì)數(shù)器的 VHDL 描述。 用 VHDL 實(shí)現(xiàn)含有異步清零和計(jì)數(shù)使能的 16 位二進(jìn)制加減可控計(jì)數(shù)器。 LIBRARY IEEE。 USE 。 USE 。 ENTITY ADD_SUB_LOAD_16 IS PORT (CLK,RST,ADD_EN,SUB_EN,LOAD : IN STD_LOGIC。 DATA : IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 CQ : OUT STD_LOGIC_VECTOR(15 DOWNTO 0)。 COUT : OUT STD_LOGIC)。 END ENTITY ADD_SUB_LOAD_16。 ARCHITECTURE A_S_16 OF ADD_SUB_LOAD_16 IS BEGIN PROCESS(CLK,RST,ADD_EN,SUB_EN,LOAD) VARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0)。 VARIABLE LS_LOAD : STD_LOGIC。 BEGIN LS_LOAD:=LOAD。 IF RST = 39。139。 THEN CQI:=(OTHERS = 39。039。)。計(jì)數(shù)器異步復(fù)位 ELSIF LOAD = 39。139。 THEN CQI:=DATA。 LS_LOAD:=39。039。 計(jì)數(shù)器異步復(fù)位 ELSIF CLK39。EVENT AND CLK=39。139。 THEN 檢測(cè)時(shí)鐘上升沿 IF ADD_EN=39。139。THEN 檢測(cè)是否允許計(jì)數(shù) (同步他能 ) IF CQI16FFFF THEN CQI:=CQI+1。 允許計(jì)數(shù) ,檢測(cè)是否小于 65535 ELSE CQI:=(OTHERS = 39。039。)。 大于 65535,計(jì)數(shù)值清零 END IF。 IF CQI=16FFFF THEN COUT=39。139。 計(jì)數(shù)大于 9,輸出進(jìn)位信號(hào) ELSE COUT = 39。039。 END IF。 END IF。 IF SUB_EN=39。139。THEN 檢測(cè)是否允許計(jì)數(shù) (同步他能 ) IF CQI0 THEN CQI:=CQI1。 允許計(jì)數(shù) ,檢測(cè)是否小于 65535 ELSE CQI:=(OTHERS = 39。139。)。 大于 65535,計(jì)數(shù)值清零 END IF。 IF CQI=0 THEN COUT=39。139。 計(jì)數(shù)大于 9,輸出進(jìn)位信號(hào) ELSE COUT = 39。039。 END IF。 END IF。 END IF。 CQ=CQI。 將計(jì)數(shù)值向端口輸出 END PROCESS。 END ARCHITECTURE A_S_16。 312 分別給出圖 320 所示的六個(gè) RTL 圖的 VHDL 描述，注意其中的 D 觸發(fā)器和鎖存器的表述。 圖 320 RTL 圖 圖 320 RTL 圖（ a） 解：實(shí)現(xiàn)圖 320(a)RTL 圖的 VHDL 程序 LIBRARY IEEE。 USE 。 ENTITY t3_12_a IS PORT (CL,CLK0: IN STD_LOGIC。 OUT1: OUT STD_LOGIC)。 END ENTITY t3_12_a。 ARCHITECTURE sxdl OF t3_12_a IS 時(shí)序電路 sxdl SIGNAL Q : STD_LOGIC。 BEGIN PROCESS(CLK0) BEGIN IF CLK039。EVENT AND CLK0=39。139。 THEN 檢測(cè)時(shí)鐘上升沿 Q = NOT(Q OR CL)。 END IF。 END PROCESS。 OUT1 = NOT Q。 END ARCHITECTURE sxdl。 圖 320 RTL 圖（ b） 解：實(shí)現(xiàn)圖 320(b)RTL 圖的 VHDL 程序 LIBRARY IEEE。 USE 。 ENTITY t3_12_b IS PORT (A,B,C,D: IN STD_LOGIC。 Y: OUT STD_LOGIC)。 END ENTITY t3_12_b。 ARCHITECTURE sxdl OF t3_12_b IS 時(shí)序電路 sxdl SIGNAL AB,CD,ABCD : STD_LOGIC。 BEGIN PROCESS(A,B,C,D,AB,CD,ABCD) BEGIN AB=A AND B。 CD=C OR D。 ABCD=AB XOR CD。 CASE AB IS 類似于真值表的 case 語句 WHEN 39。039。 = Y = A。 WHEN 39。139。 = Y = ABCD。 WHEN OTHERS =NULL 。 END CASE。 END PROCESS。 END ARCHITECTURE sxdl。 圖 320 RTL 圖（ c） 解 1： 實(shí)現(xiàn) 圖 320(c) RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述。 用 (WHEN_ELSE)實(shí)現(xiàn) 2 選 1 多路選擇器 程序 ()。 LIBRARY IEEE。 USE 。 ENTITY mux21a IS PORT(a,b : IN STD_LOGIC。 s : IN STD_LOGIC。 y : OUT STD_LOGIC)。 END ENTITY mux21a。 ARCHITECTURE one OF mux21a IS BEGIN y=a WHEN s=39。039。 ELSE b。 END ARCHITECTURE one。 解 2：實(shí)現(xiàn)圖 320(c)RTL 圖的 VHDL 程序 底層設(shè)計(jì)描述。 電平觸發(fā) D 型觸發(fā)器程序 () LIBRARY IEEE。 USE 。 ENTITY DFF6 IS PORT(CLK: IN STD_LOGIC。 D: IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END。 ARCHITECTURE bhv OF DFF6 IS BEGIN PROCESS(CLK,D) BEGIN IF CLK=39。139。 THEN Q=D。 END IF。 END PROCESS。 END bhv。 解 3：實(shí)現(xiàn)圖 320(c)RTL 圖的 VHDL 程序 頂層設(shè)計(jì)描述 。 LIBRARY IEEE。 USE 。 ENTITY t3_12_c IS PORT(D1,D2,CLK : IN STD_LOGIC。 Q : OUT STD_LOGIC)。 END ENTITY t3_12_c。 ARCHITECTURE one OF t3_12_c IS COMPONENT mux21a 調(diào)用 2 選 1 多路選擇器聲明語句 PORT(a,b : IN STD_LOGIC。 s : IN STD_LOGIC。 y : OUT STD_LOGIC)。 END COMPONENT。 COMPONENT DFF6 調(diào)用電平型 D 觸發(fā)器聲明語句 PORT(CLK: IN STD_LOGIC。 D: IN STD_LOGIC。 Q:OUT STD_LOGIC)。 END COMPONENT。 SIGNAL DD: STD_LOGIC。 定義 1 個(gè)信號(hào)作為內(nèi)部的連接線。 BEGIN u1: mux21a P