基于vhdl語言編寫的數字鐘(專業版)

　　

【正文】 7段譯碼器LIBRARY IEEE。 case cq is when 000=y=000001。 Q1 : out std_logic。Z39。)。 ARCHITECTURE behav OF hour IS signal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 end if。ELSE COUT =39。 c0 = (OTHERS =39。分計時LIBRARY IEEE。if EN1=39。 IF c0 = 9 THEN c1 = c1 + 1。 signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。自頂向下的設計方法將一個復雜的系統逐漸分解成若干功能模塊, 從而進行設計描述, 并且應用EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優化, 門級電路的布局, 再下載到硬件中實現設計1]。（2）具有清零的功能，且能夠對計時系統的小時、分鐘進行調整。 COUT : OUT STD_LOGIC )。 ELSE c0 = (OTHERS =39。039。end if。 THEN c1 = (OTHERS =39。 END IF。 else q1=(OTHERS =39。 ENTITY hour IS PORT (CLK0, RST,EN5,EN6: IN STD_LOGIC。 THEN IF c0 9 THEN c0 = c0 + 1。139。use 。 if(cq101)then cq=cq+1。Q5=y(4)。ENTITY DECODER IS PORT(INP:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 when 011=y=001000。Q4 : out std_logic。 if EN6=39。 end if。139。 then q0=c0。 if (c1=6 and c0=0) then c0 = (OTHERS =39。 ELSIF CLK39。 ENTITY minutel IS PORT (CLK0,RST,EN3,EN4 : IN STD_LOGIC。 else q1=(OTHERS =39。 END IF。 THEN c1 = (OTHERS =39。2. 底層文件分為：分秒計數模塊計數為