基于vhdl的8位模型計算機的設計與實現學士學位論文(專業版)

　　

【正文】 END IF。 IF data_r(7)=39。 END IF。 ELSIF IR_out(1 downto 0)=10THEN IF data_r(11)=39。 THEN ALU_add=39。139。 ENd if。 IF data_r(9)=39。 IF data_r(17)=39。 ELSIF data_r(4 DOWNTO 0)=11100 THEN IF z_flag=39。 mar := (OTHERS =39。)。 VARIABLE reg1 : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 SIGNAL count : UNSIGNED(word_wop_w1 DOWNTO 0)。 SIGNAL mem : mem_array。END PACKAGE BODY cpu_defs。 CONSTANT rfill: STD_LOGIC_VECTOR(op_w1 downto 0):=(others =39。 （12）在T5=1節拍期間，IPC=1，在CLK上升沿到來時，PC執行PC+1操作，即PC內容由011變成100。在第4個CLK下降沿到達時，T3節拍結束，開始T4節拍。 END IF。END PROCESS。 地址寄存器功能仿真 波形分析：輸入等于輸出，當地址寄存信號IMAR=0時，將地址輸入，ADDR_IN設置為000到100循環，ADDR_OUT輸出也是對應的000到1000。END A。 程序計數器模塊程序流程圖 說明：程序計數器的作用是確定下一條指令的地址。 LIBRARY IEEE。 WHEN”11000110”=LD=’0’。如果IR中儲存的是操作碼LD00111110，ADD11100110，HALT01110110，譯碼器就將操作碼譯成相應的操作指令LD，ADD，HALT。 TEMP(6)=’0’。END COUNTER。 IIR=not t2。END ENTITY。39。ENTITY ACC IS PORT(DATA_IN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。ENTITY ALU IS PORT(AC,DR:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。一條指令就是機器語言的一個語句，用它來說明機器硬件應完成什么樣的基本操作。 （1）仿真文件的生成。Quartus II支持多時鐘定時分析、LogicLock基于塊的設計、SOPC、內嵌SignalTap II邏輯分析儀、功率估計器等高級工具。 －－庫 USE .。（1）確定電路具體功能。這些描述可以從最抽象的系統級直到最精確的邏輯級，甚至門級。可將計算機的發展過程分成以下幾個階段：第一代為電子管計算機；第二代為晶體管計算機；第三代為中小規模集成電路計算機；第四代為大規模、超大規模集成電路計算機；第五代為巨大規模集成電路新一代計算機（1990年至現在）。1987年，第一臺國產的286微機——長城286正式推出。1965年，中國第一臺百萬次集成電子計算機DJSⅡ型的操作系統編制完成。整個系統的開發體現了在Quartus II軟件平臺上用VHDL設計數字控制系統的實用性。綜合運用所學計算機組成原理知識和VHDL語言編程技術，在Quartus II環境下實現8位模型計算機功能并進行波形仿真。第三階段（1973—1982年） 1973年，中國第一臺百萬次集成電路電子計算機研制成功，字長48位，存儲容量13KB。1995年，曙光1000大型機通過鑒定，其峰值可達每秒25億次。 而模型計算機是將計算機的簡化，實現相同功能，在理解和研究方面更方便，更快捷，由此更受到界內人士的好評。VHDL的特點： 模塊劃分是設計過程中的一個重要環節，這一步要花費較多的時間和精力完成，從而保證整體最優。Quartus II提供了一種與結構無關的設計環境，其界面友好，使設計者能方便地進行設計輸入、快速處理和器件編程。 （2）輸入程序。單擊對話框“Node Finder”按鈕后，彈出“Node Finder”對話框，在“Filter”后面的方框里選擇“Pin：all”，然后單擊“List”按鈕，在“Node Found”欄中列出了設計中的所有的輸入/輸出引腳號，選擇需要的引腳。設計要求為： 1）總線結構：單總線，數據總線位數8位，地址總線3位 2）存儲器：存儲容量5*8位 3）操作控制器：實現指令操作碼所需的操作控制信號 4）運算器：一個累加器，實現加法操作 5）指令系統規模：3指令 模型機邏輯框圖的設計 8位模型機邏輯框圖 模型機的指令系統設計 模型計算機可完成兩個立即數相加，并將相加結果送入累加器。 END ALU。END ACC。 控制器模塊 說明：控制模塊根據指令操作碼和時序信號，產生各種操作控制信號 控制器CTRL程序流程圖 說明：輸入信號為三個操作指令信號LD,ADD,HALT和T0T7八個節拍脈沖及一個時鐘信號CLK，輸出為九個控制信號。 IA=not((t6 and ld)or(t6 and add ))。 ESUM=not(t6 and add)。 T3=TEMP(3)。 TEMP(3)=TEMP(2)。 CLK:IN STD_LOGIC。HALT=’1’。ARCHITECTURE A OF CLK_SOURCE ISSIGNAL CLK_TEMP:STD_LOGIC。USE 。USE 。USE 。當EDR=1時DR輸出成高阻態；當EDR=0時，DR將所存儲數據送到數據總線。 數據寄存器DR功能仿真 波形分析：輸入數據設置從00000000開始遞增1，EDR和IDR設置為01交替且在時鐘上升沿是不變化的，當IDR=1且時鐘信號CLK上升沿到來時，將被選中的存儲單元中的數據存入DR。 （7）在T6=1節拍期間，IA=0，在第7個CLK上升沿到來時，內部數據總線上的操作數00000110送入累加器A。由于ESUM=0，IA=0，則在CLK上升沿到來時，將SR寄存器的內容通過內部數據總線送入累加器A。END PACKAGE cpu_defs。 reset : IN STD_LOGIC。01, 2=op2slv(add)STD_LOGIC_VECTOR(TO_UNSIGNED(6,word_wop_w2))amp。 SIGNAL IR_out : STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 VARIABLE add_r : UNSIGNED(4 DOWNTO 0)。039。 mem = prog。 ELSE add_r := UNSIGNED(data_r(4 DOWNTO 0))。 ELSIF data_r(10)=39。rfillamp。 sysbus := STD_LOGIC_VECTOR(acc)。 then load_reg1=39。 ELSIF IR_out(1 downto 0)=01THEN IF data_r(11)=39。139。139。 ELSE mem(TO_INTEGER(mar))=mdr。 END PROCESS。139。 mdr := sysbus。 END IF。 THEN ALU_sub=39。139。 sysbus := STD_LOGIC_VECTOR(reg1)。 ALU IF data_r(16)=39。 END IF。 THEN PC_bus=39。 op(2 DOWNTO 0)。039。 THEN add_r:=(OTHERS =39。 VARIABLE acc : UNSIGNED(word_w1 DOWNTO 0)。 010 amp。 regg_out: OUT STD_LOGIC_VECTOR(word_w1 DOWNTO 0)。 begin for i in opcode loop if slv=trans_table(i) then transop:=i。 頂層VHDL源程序設計 頭文件cpu_defs的VHDL設計LIBRARY IEEE。此取址過程與（1）~（3）相同。 （3）在T2=1節拍期間，IIR=0；IPC=1。 CLK:IN STD_LOGIC。ARCHITECTURE A OF RAM ISTYPE MEMORY IS ARRAY(0 TO 4) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。ARCHITECTURE A OF MAR ISBEGIN PROCESS(CLK,IMAR) BEGINIF(CLK’EVENT AND CLK=’1’) THEN IF (IMAR=’0’) THEN ADDR_OUT=ADDR_IN。 ELSIF(CLK’EVENT AND CLK=’1’) THEN IF(IPC=’1’) THEN QOUT=QOUT+1。 END IF。當執行一條指令時，先把它從主存儲器中取到數據寄存器中，然后在傳送到指令寄存器。END IF。 END PROCESS。 TEMP(1)=’0’。USE 。 EDR=(t6 an add) or (t7 and add)。ENTITY CTRL IS POTR(LD,ADD,HALT: IN STD_LOGIC。 END IF。在仿真設置中將AC值設為從00000000逐一遞增到11111111，而DR值為了方便觀察設為00000000，兩個控制命令信號全部設為0即即時相加即時輸出，運行后如圖所示，輸出結果也是從00000000到11111111由于截圖大小有限只截到00001000，功能仿真成功。 T0：(PC)→MAR→ABUS,IMAR=0 T1：DBUS→DR,IDR=1 T2：(PC)+1→PC,IPC=1 (DR)→IR,IIR=0，HALT=1 基于VHDL8位模型機各模塊的設計與實現 算術邏輯單元ALU模塊 說明：此模塊用于實現加法運算 算術邏輯運算單元程序流程圖 說明：ALU功能部件，有兩個控制信號，分別是加法運算控制信號ISUM和輸出控制信號ESUM，當ISUM=0時，在CLK作用下將兩數相加，當輸出控制命令ESUM=0時，將相加結果讀入到內部數據總線上。后需要生成功能仿真網絡表。如果編譯過程出現錯誤，要將錯誤改正，保存后再次編譯，直到編譯無錯誤為止。Quartus II還包含許多十分有用的LPM模塊，它們是復雜或高級系統構建的重要組成部分。實體描述設計系統的外部接口信號；結構體用于描述系統的行為、系統數據的流程或者系統組織結構形式（即系統的內部電路）。 硬件描述語言發展至今已有幾十年的歷史，并已成功地應用到系統的仿真、驗證和設計、綜合等方面。ENIAC誕生后短短的幾十年間，計算機的發展突飛猛進。1981年，中國研制成功的260機平均運算速度達到每秒1000萬次。1959年，中國研制成功104型電子計算機，內存容量為2048B，字長39位，運算速度為每秒10000次，為我國尖端武器的發展做出了重要貢獻。理工大學學士學位論文摘 要 隨著計算機在人們生活中重要性和不可或缺性的提高，為了更方便的為大眾使用，發展計算機性能成為IT行業的熱點，但計算機的內部結構極其復雜，為了便于研究便產生了模型計算機。1958年，中國第一臺計算機——103型通用數字電子計算機由中國科學院計算所與北京有線電廠共同研制成功，運行速度每秒1500次，字長31位，內存容量1024B。1979年，中國研制成功每秒運算500萬次的集成電路計算機——HDS9。它使用了17468個真空電子管，耗電174千瓦，占地170平方米，重達30噸，每秒鐘可進行5000次加法運算。設計者使用HDL來描述自己的設計，并把這個描述告訴EDA工具，最后在EDA工具的幫助下進行詳細地設計及驗證。 研制周期短，成本低。2. VHDL的程序結構 實體和結構體是VHDL設計文件的兩個基本組成部分。 Quartus II包括模塊化的編譯器，在對設計進行處理時可以進行全編譯，也可以單獨運行其中的某個功能模塊。單擊水平工具條上的編譯按鈕或選擇菜單Processing下的Start Complilation，開始編譯，并伴隨著進度不斷地變化，編譯完成后出現信息窗口。首先單擊“Assignments”菜單下的“Settings”命令，單擊左側標題欄中的“Simulator”選項后，在右側的“Simulation mode”的下拉菜單中選擇“Fu