非同步電路設(shè)計(留存版)

　　

【正文】 xyzF yF x6. (3%)Draw a 2input OR in dualrail PLA notation.(525) CCa . fa . tCCb . fb . tz . fz . tabza . t a . fb . fb . tCCCCz . t z . f7. (8%)Design adders without/with Generate and Kill in dualrail PLA notation and pare them in speed.(526) 左邊是沒有 Generate 與 Kill 的電路，右邊是有 Generate 與 Kill 的電路，在 ripple carry adder 中速度的瓶頸在於 carry的傳遞，現(xiàn)在如果有設(shè)計 Generate與 Kill 的 adder 有機會可以在後面的 carry還沒傳遞上來時便決定自身的 carry給下一級，所以速度較快。 S LO Wabcacabbcabcacabbc (s low ) 14. (6%)Draw Karnaugh maps to explain static1 hazard and dynamic10 hazard. (pp95) (1) static1 hazard 如果 state 依照 12,13,15,14 的順序來走，則 state 14 的 output 邏輯值應(yīng)該維持在 1，但實際上由於 15 的 1 是由 d 的值通過 OR gate 得來，而 14 的 1 是由 bamp。 (3) SG： SG 是將各狀態(tài)進行編碼，形成 SG 內(nèi)部的 node，另外以 directed arcs 相連接，這些 arc 代表訊號的變化，因此 SG 遠比 STG 複雜，但在可以用在電路合成 (synthesis)。 11. (4%)Explain transport delay and inertial delay(pp 83) (a) transport delay： 又稱為 pure delay，單純的將訊號 shift 過去，不做任何變動。c 的值為 1，如果此 gate 太慢時會使得在state 2, 0 之間原本降為 0 的 output 會有個 1 的 pulse 再回到 0，此為dynamic10 hazard。非同步電路設(shè)計 期末考參考答案 1. (4%)Draw a 3stage’s 4phase dualrail 2bit data path.(54) CC CC C CCC CC C CC C CA C Kd [ 0 ] . td [ 0 ] . fd [ 1 ] . td [ 1 ] . fA C Kd [ 0 ] . td [ 0 ] . fd [ 1 ] . td [ 1 ] . f2. (3%)Design a 4phase bundleddata demultiplexer.(57) y a c kz a c kx a c ky r e qz r e qx r e qCCc t l . fc t l . tc t l