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非同步電路設計-全文預覽

2025-09-28 14:56 上一頁面

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【正文】 semidecoupled latch controller. (pp120) 原本的 latch必須在下一級的 handshake完成之後才可 latch住資料，而 semidecoupled latch controller則在 Rout下降後即可 latch住資料，所以 Ain可獨立於 Rout，使得 latch可有更高的 concurrent特性。c 的值為 1，如果此 gate 太慢時會使得在state 2, 0 之間原本降為 0 的 output 會有個 1 的 pulse 再回到 0，此為dynamic10 hazard。 (2) 使用更複雜的電路：用完備的電路避免掉訊號轉換時的 glitch。 12. (4%)Explain Petri, STG, and SG.(65) (1) perti： petri 是由 directed arcs 和兩種 node： transitions、 places 組成，可用來建構或分析不同的系統(tǒng) (2) STG： STG 是 petri 加上 input free choice、 1bounded、 liveness 的限制，在省略了一些簡單的 place(one arc in， one arc out)而成，另外還可以依需求的不同，加上 consistent state assignment、 persistency、 plete state coding之類的限制。 9. (6%)Assume a hybrid adder is an adder with bundleddata inputs and dualrail carries. Design two hybrid adder in weak indication and strong indication.(532) Sum： Carry： (1)weak indication (2) strong indication R E Q _ I NR E Q _ I Nsb bc . fc . tbbaaR E Q _ I NR E Q _ I NR E Q _ I Nd . fd . tba a abc . fbc . tbaR E Q _ I NR E Q _ I NR E Q _ I Nd . fd . ta ac . f c . taabb...aibi...a1b1c1 . td1 . tCA RRYanbncout...si...s1SU MsnCDc1 . fd1 . fci. tci. fdi. tdi. fcn . tcn . fdn . tdn . fCR EQ _O U TR EQ _I NcinSU M SU MCA RRY CA RRYDual rai lBundleddata 10. (4%)Explain fundamental mode and input/output mode.(63) (a) fundamental mode：必須在所有 inputs、 outputs 以及 internal no

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