通信工程畢業設計-基于fpga的出租車計費系統的設計(留存版)

　　

【正文】 技術的高速發展，電子系統的設計技術和工具發生了深刻的變化，大規模可編程邏輯器件 CPLD/FPGA 的出現，給設計人員帶來了諸多方便。該系統在不改變硬件電路的前提下，具有可以重構系統的功能；采用完全相同電路結構，只要根據各地區的要求在 VerilogHDL 程序中設置各參數，就可以適應各地區出租車不同計費標準的需要，還可以根據各地區需求增加其他功能 [1]。在計費系統的實現一章中，介紹了計費系統的相關外圍電路，使系統更完善。 EDA 技術發展迅猛，完全可以用日新月異來描述。 加電時， FPGA 芯片將 EPROM 中數據讀入片內編程 RAM 中，配置完成后， FPGA 進入工作狀態。VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可是部分 ,及端口 )和內部（或稱不可視部分），既涉及實 體的內部功能和算法完成部分。 傳統計費器的不足可以體現在以下幾點： （ 1）產品更新周期長 （ 2）計價方式的不靈活 （ 3）顯示方式的不靈活 考慮到目前出租車行業 迅猛發展的趨勢以及對計費器更高的靈活性要求，本設計希望嘗試一些新的方法來予以解決。 圖 MDLS系列字符型 LCM電路框圖 此液晶模塊有 16個引腳，各引腳功能說明如表 所示： 表 MDLS 系列字符型液晶引腳說明 引腳號 符號 狀態 功能 1 Vss 電源地 長沙學院畢業設計 (論文 ) 10 2 Vdd +5V邏輯電源 3 V0 液晶驅動電源 4 RS 輸入 寄存器選擇 1：數據； 0：指令 5 R/W 輸入 讀、寫操作選擇 1：讀； 0：寫 6 E 輸入 使能信號 7 DB0 三態 數據總線（ LSB） 8 DB1 三態 數據總線 9 DB2 三態 數據總線 10 DB3 三態 數據總線 11 DB4 三態 數據總線 12 DB5 三態 數據總線 13 DB6 三態 數據總線 14 DB7 三態 數據總線（ MSB） 15 A 背光燈 +5 16 K 背光燈 GND 指令集控制 HD44780 共有 11 條控制指令，我們只要對其中的 6 條指令進行控制就可以成功的顯示字符。現在將 分成每 200 個方波為 1份，然后對其調頻，比如說 30km/h 則讓 200 個方波當中的 30 個方波通過，其余都為高電平，采用這種方法就可以輕松實現調頻，控制電動機的轉速。輸出端 p 的每個上升沿都代表計了 1km。 （ 3） SET：設置選擇模塊，當 Pass 端為 1 時才可以進行選擇操作， an 為按鍵輸入端， setout 為輸出端從 000 到 111 給選通模塊分別代表不同設置選項。 （ 11） NSAN：深夜每公里費用設定模塊，根據計費標準深夜 23： 00 到凌晨 5： 00之間要加收 30%的費用。 長沙學院畢業設計 (論文 ) 20 第 4 章 設計仿真驗證 LCD 驅動程序 仿真 圖 LCD驅動模塊仿真圖 從圖中可以看出，我已經對使能信號端 e做了優化，使其只有當數據端信號 穩定不發生跳變時才對數據進行讀寫操作，以此來防止寫入不可靠的數據，造成錯誤。 USE 。 end if。039。 // 輸入方式設置 // end if。039。 when 10101=D=af。 when 01110=D=b8。 長沙學院畢業設計 (論文 ) 27 when 00111=D=c1。 when 10111=D=ch。 when 01100=D=f6。 when 10011=D=cd。 when others =D=00100000。 when 01010=D=b4。 when 10001=D=ab。 end if。039。039。EVENT AND clk=39。本文設計的出租車計費器具備了 LCD 顯示、計價標準設定、按不同計價標準自動計費、統計功能、模擬車輪驅動等功能。 CF 為總費用的輸入端，當 STOP 端接到停止計費的信號后就自動累計一次乘客總數和營運額總數，輸出給顯示模塊。可以在 0到 7分鐘內每次加減 1分鐘進行設定。 Setmux 是設定選通模塊用于選通加減鍵給需要設定的模塊（ U 為加 ， D 為減）。 計程模塊 計程模塊如圖 所示，計算出租車行駛路程，每行駛一公里輸出端 jc 就發出一個上升沿給計程計時選通模塊。 電機驅動模塊設計 為了演示更為直觀，可以用步進電機來模擬出租車的車輪運動，其硬件部分主要由步進電機驅動器和步進電機組成，如圖 所示。 HD44780 是字符型 LCM 的控制器，分為控制部分和驅動部分。如圖 所示。現在， VHDL 和 Verilog 作為 IEEE 的工業標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。 可以說， FPGA 芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。日本、韓國都有 ASIC 設計工具，但不對外開放 。 采用軟件仿真方法對計費系統進行仿真，模 擬電動機輸出信號，設置初始值，得出仿真波形并進行觀察。同時還要求其具有車票打印、語音報話識別、電腦串行通信及稅控等功能 。論述了計程模塊、計費模塊、譯碼動態掃描模塊等的設計方法。 理想的可編程邏輯開發系統能符合大量的設計要求：它能支持不同結構的器件。與 CAD 相比， CAE 除了有純粹的圖形繪制功能外，又增加了電路功能設計和結構設計，并且通過電氣連接網絡表將兩者結合在一起，實現了工程設計。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。因此， FPGA 的使用非常靈活。 使用 New Project Wizard 新建一個工程的過程： （ 1） 制定工程的文件存放目錄、工程名以及最頂層的設計實體名，在默認情況下，工程名與最頂層的設計實體名是相同的。自動計費模塊會按照不同的計費標準自動調節計費。 其中： D 表示顯示開關： D=1 為開， D=0 為關； C 表示光標開關： C=1 為開， C=0 為關； B 表示閃爍開關： B=1 為開， B=0 為 關。 主要功能模塊設計 車速比較模塊 車速比較模塊如下圖所示。 車輪大小設定模塊 長沙學院畢業設計 (論文 ) 15 圖 車輪大小設定模塊 圖 為車輪大小設定模塊，根據調查現在的車租車車輪大小主要有以下幾種規格： 表 車輪直徑規格與每 km 轉的圈數 對應表 車輪直徑 50cm 52cm 54cm 56cm 58cm 60cm 圈數 /km 當密碼正確后， pass 端為 1， setout 把設定的車輪大小數值送到計程模塊，計程模塊根據輪徑大小的不同，每 km 所轉圈數不同，自行調節計算。 clk 輸出自動變化的頻率給加減模塊，k 是累積端，累積 4 秒后不再發生變化，通過 XOR（異或）端，當加鍵或減鍵停止后則自動使 k 累積的值清零，這樣下次按下加鍵時就又從 1Hz 開始加了。 up 和 down 為加減鍵， clk 為加減的快慢頻率， ds 為過 10 公里后加收 50%費用的每公里價格輸出端給自動計費模塊，它的初始值設為 元/km，每次可以加減 元進行設定，最大值為 元 /km。 長沙學院畢業設計 (論文 ) 21 圖 計費系統時序仿真圖 長沙學院畢業設計 (論文 ) 22 結 論 FPGA 器件的成本越來越低， Actel 公司發布第三代的基于 Flash 的可編程邏輯方案。 f0,f1,f2,f3,f4,f5,f6,f7,f8,f9,fa,fb,fc,fd,fe,ff,fg,fh,fi,fj : IN STD_LOGIC_vector(7 downto 0) rs,rw,e : OUT STD_LOGIC。 end if。 if q=3 then rs=39。 if p=1 then t=t+1。 when 01010=D=a4。 when others =D=00100000。 when 10011=D=bd。 when 01100=D=c6。 end if。 when 00111=D=f1。 when 01110=D=c8。 when 10101=D=bf。 end if。 when 01100=D=a6。 case t is when 00=D=10000000。 rw=39。039。 END lcd。基于 Flash 的 FPGA 可以提供加密、低功耗、上電工作、可重復編程的方案。 D_N 是白天和深夜的判別信號， D D D3 、 N N N3 分別代表白天起步費、單位公里費、10 公里后的單位公里費、深夜起步費、單位公里費、 10 公里后的單位公里費。 up 和 down 為加減鍵， clk 為加減的快慢頻率，只要按住加鍵后就會自動加了， word 是顯示輸出端，經過二進制轉 BCD 碼后就可以在界面上顯示。 計費標準設定系統 由于受到油價影響，很多城市都推出了油價運價聯動機制。當車速低于 12km/h 時 low 端為高電平，此時將進入計時狀態，車速大于 12km/h 小于 180km/h 時 low 端為低電平， high 端也為低電平，進入計程狀態。 其中： 1/D =1；數據讀、寫操作后， AC 自動增一； 1/D =0；數據讀、寫操作后， AC 自動減一； S =1；數據讀、寫操作后，畫面平移； S =1；數據讀、寫操作后 ，畫面不動。按下計費啟動鍵后利用電容的瞬間充電過程來清零上一次的計費數值，此后開始自動計費，按下計費停止鍵后計費終止，統計模塊自動執行保存記錄。 （ 3） 選擇目標芯片，具體芯片最好讓編譯器根據工程設計的實際情況自動選擇。 硬件描述語言 VHDL簡介 VHDL 全名是 VeryHighSpeed Integrated Circuit Hardware Description Language(超高速集成電路硬件描述語言 ),誕生于 1982 年。 FPGA 的基本特點主要有： （ 1）采用 FPGA 設 計 ASIC 電路，用戶不需要投片生產，就能得到合用的芯片。 90年代為電子系統設計自動化 (EDA)階段 [3]。可編程器件的邏輯功能描述一般分為原理圖描述和硬件語言描述，原理圖描述是一種直觀簡便的方法，它可以講現 長沙學院畢業設計 (論文 ) 2 有的小規模集成電路實現的功能直接用可編程器件來實現，而不必去將現有的電路用語言來描述，但電路圖描述方法無法做到簡練。 關鍵詞：出租車，計費系統，硬件描述語言，數字系統， FPGA 長沙學院畢業設計 (論文 ) II ABSTRACT With the rapid development of EDA technology, electronic