多功能波形發生器的設計__畢業論文(編輯修改稿)

　

【文章內容簡介】 大批量產品開發。 半定制 ASIC 芯片的版圖設計方法有所不同，分為門陣列設計法和標準單元設計法，這兩種方法都是約 束性的設計方法，其主要目的就是簡化設計，以犧牲芯片性能為代價來縮短開發時間。 可編程邏輯芯片與上述掩膜 ASIC 的不同之處在于：設計人員完成版圖設計后，在實驗室內就可以燒制出自己的芯片 ,無須 IC 廠家的參與，大大縮短了開發周期。 4 可編程邏輯器件自七十年代以來，經歷了 PAL、 GAL、 CPLD、 FPGA 幾個發展階段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達 200萬門 /片，它將掩膜 ASIC 集成度高的優點和可編程邏輯器件設計生產方便的特點結合在一起，特別適合于樣品研制或小批量產品開發，使產 品能以最快的速度上市，而當市場擴大時，它可以很容易的轉由掩膜 ASIC 實現，因此開發風險也大為降低。 上述 ASIC 芯片，尤其是 CPLD/FPGA 器件，已成為現代高層次電子設計方法的實現載體。 FPGA 介紹 FPGA（ Field－ Programmable Gate Array），即現場可編程門陣列，它是在 PAL、GAL、 CPLD 等可 編程器 件的基礎上進一步發展的產物。它是作為 專用集成電路（ ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可 編程 器 件門電路數有限的缺點。 以硬件描述語言（ Verilog 或 VHDL）所完成的 電路 設計，可以經過簡單的綜合與布局，快 速的 燒錄 至 FPGA 上進行測試，是現代 IC 設計驗證 的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯門 電路 （比如 AND、 OR、XOR、 NOT）或者更復雜一些的組合功能比如解碼器或數學方程式。在大多數的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發器 （ Flip－ flop）或者其他更加完整的記憶塊。 目前市場上開發 FPGA 的主要有兩大供應商，一個就是 ALTERA 公司，另一個就是 Xilinx 公司。 Altera 的主流 FPGA 分為兩大類，一種側重 低成本 應用，容量中等，性能可以滿足一般的 邏輯設計 要求，如 Cyclone， CycloneII；還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如 Startix， StratixII 等，用戶可以根據自己實際應用要求進行選擇。在性能可以滿足的情況下，優先選擇 低成本 器件。 MAX+PLUSII：普遍認為 MaxplusII 曾經是最優秀的 PLD 開發平臺之一，適合開發早期的中小規模 PLD/FPGA 由 QuartusII 替代，不再推薦使用。 QuartusII： Altera 新一代 FPGA/PLD 開發 軟件 ，適合新器件和大規模 FPGA的開發，已經取代 MaxplusII。 SOPC Builder: 配合 QuartusII，可以完成集成 CPU 的 FPGA 芯片的開發工作 DSP Builder: QuartusII 與 Matlab 的接口，利用 IP 核在 Matlab 中快速完成 數字信號處理 的仿真和最終 FPGA 實現 。 Xilinx 的主流 FPGA 分為兩大類，一種側重低成本應用，容量中等，性能可 5 以滿足一般的 邏輯設計 要求，如 Spartan 系列；還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如 Virtex 系列，用戶可以根據自己實際應用要求進行選擇。 在性能可以滿足的情況下，優先選擇低成本器件。 ISE： Xilinx 公司集成開發的工具 Foundation: Xilinx 公司早期的開發工具，逐步被 ISE 取代 嵌入式開發 套件（ EDK）： 用于開發集成 PowerPC 硬核和 MicroBlaze 軟核CPU 的工具 System Generator for DSP ：配合 Matlab，在 FPGA 中完成 數字信 號處理 的工具 Modelsim 介紹 Mentor 公司的 ModelSim 是業界最優秀的 HDL 語言 仿真軟件 ，它能提供友好的仿真環境，是業界唯一的 單內核 支持 VHDL 和 Verilog 混合仿真的 仿真器 。它采用直接優化的 編譯技術 、 Tcl/Tk 技術、和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護 IP 核，個性化的圖形界面和 用戶接口 ，為用戶加快調錯提供強有力的手段，是 FPGA/ASIC 設計 的首選 仿真軟件 。 ModelSim 分幾種不同的版本： SE、 PE、 LE 和 OEM，其中 SE 是最高級的版本，而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice 等 FPGA 廠商設計工具中的均是其 OEM 版本。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對于大家都關心的仿真速度問題，以 Xilinx 公司提供的 OEM 版本 ModelSim XE為例，對于代碼少于 40000 行的設計， ModelSim SE 比 ModelSim XE 要快 10 倍；對于代碼超過 40000 行的設計， ModelSim SE 要比 ModelSim XE 快近 40 倍。ModelSim SE 支持 PC、 UNIX 和 LINUX 混合平臺；提供全面完善以及高性能的驗證功能；全面支持業界廣泛的標準； Mentor Graphics 公司提供業界最好的技術支持與服務。 Verilog 與 VHDL 語言介紹 Verilog HDL 語言 是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數字系統建模。 其 具有下述描述能力：設計的行為特性、設計的數據流特性、設計的結構組成以及包含響應監控和設計驗證方面的時延和波形產生機制。所有這些都使用同一種建模語言。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行 。 VHDL 語言是一種用于電路設計的高級語言 。 VHDL 主要用于描述 數字系統的結構，行為，功能和接口 。 除了含有許多具有硬件特征的語句外， VHDL 的語 6 言形式、描述風格以及語法是十分類似于一般的 計算機高級語言 。 VHDL 的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統）分成外部（或稱可視部分 ,及端口 )和內部（或稱不可視部分），既涉及實體的內部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內部開發完成后，其他的設計就可以直接調用這個實體。 測試激勵文件介紹 測試激勵也叫 testbench，它 是一種驗證的手段。首先，任何設計都是會有輸入輸出的。但是在軟環境中沒有激勵輸入，也不會對你設計的輸出正確性進行評估。那么 此時便有一種，模擬實際環境的輸入激勵和輸出校驗的一種 ―虛擬平臺 ‖的產生。在這個平臺上你可以對你的設計從軟件層面上進行分析和校驗 。 用通俗的話來表示：測試激勵就是啟動模塊的鑰匙，它能夠模擬模塊的輸入變量，使其能夠按照工程師的要求進行工作。 軟件使用入門 系統仿真軟件 Modulsim 使用 Modulsim 是目前市場上最流行的 FPGA 仿真軟件，以其卓越的性能和操作簡單性著稱。下面以 Modelsim 來做個使用向導。 1) 軟件安裝好之后，打開軟件 modulsim，點擊 FILEnewproject,將出現如圖 14 所示畫面，起名為 test。 圖 14 新建工程 2) 在如圖 15 所示界面添加 verilog 文件與測試文件，然后進行編譯，將出現圖 16 所示畫面 7 圖 15 添加文件 圖 16 編譯結果 3) 雙擊測試文件， tb_sysgen 將出現圖 17 所示現象，然后在測試文件tb_sysgen 上右擊選中 start simulation ,會出現如圖 18 所示現象。 圖 17 點擊仿真 8 圖 18 添加波形 4) 運行仿真，將開始進行波形仿真，如圖 19 所示： 圖 19 波形仿 真圖 9 Quartus II 軟件使用 Quartus II 軟件是目前市場上最流行的 FPGA 開發綜合軟件，它的開發者是altera 公司。其容易操作，具有良好的可視化，開發簡單，易于被初學這接受。以下介紹 Quartus II 的簡單使用。 1) 打開 Quartus II 軟件，點擊 File 選項，然后選擇 new，選擇 new Quartus II project， 選擇好器件以及存放路徑，就建立好工程文件了，如圖 210。 圖 110 新建工程 2) 點擊 File，選擇 new，新建 verilog HDL，比如文件名字叫 test。編程完畢之后，可以編譯下，看看有沒有語法錯誤，如果沒有語法錯誤，則進入測試文件建立模塊。 3) 點擊菜單欄中 processing,選擇 start，選擇 start testbench template write。此時會自動生成 testbench 模板到項目文件夾 simulation 里面，后綴為 .vt ，這時候就可以通過 modulesim 進行仿真了。 10 2 系統總體設計 本系統是基于 FPGA 開發的多功能波形發生器，利用硬件描述語言 Verilog進行編程， Quartus II 上進行編譯，并仿真驗證結構，接著利用 Modelsim 進行再次仿真驗證，以達到本系統的要求，產生增斜波、減斜波、方波、三角波、正弦波、階梯波形。但是確定該方案之前還是有很多方案： 方案一： 用分立元件組成的函數發生器：通常是單函數發生器且頻率不高，其工作不很穩定，不易調試 方案二： 可以由 晶體管 、運放 IC 等通用器件制作，更多的則是用專門的函數信號發生器 IC 產生。早期的函數 信號發生器 IC，如 L803 BA20XR2207/2209 等，它們的功能較少，精度不高，頻率上限只有 300kHz，無法產生更高頻率的信號，調節方式也不夠靈活，頻率和占空比不能獨立調節，二者互相影響。 方案三： 利用單片集成芯片的函數發生器：能產生多種波形，達到較高的頻率，且易于調試。鑒于此， 美國 美信公司開發了新一代函數信號發生器ICMAX038，它克服了（ 2）中芯片的缺點，可 以達到更高的技術指標，是上述芯片望塵莫及的。 MAX038 頻率高、精度好，因此它被稱為高頻精密函數信號發生器 IC。在鎖相環、壓控振蕩器、頻率合成器、脈寬調制器等電路的設計上，MAX038 都是優選的器件。 方案四： 利用專用直接數字合成 DDS 芯片的函數發生器：能產生任意波形并達到很高的頻率。但成本較高 相比以上四種方案，利用 FPGA 進行開發具有自己的優勢性： 1) 可以根據自己的需求進行定制特定的電路； 2) 綜合仿真容易實現，擁有 Quartus II、 Modelsim 和 ISE 等軟件編程； 3) 可編程性強， Verilog 語言編 程語法比較類似與熟悉的 C 語言，學習簡單易用 硬件總體框圖 硬件設計主要包含三個模塊，即時鐘產生模塊、 FPGA 信號產生模塊、 D/A 數模轉換模塊。總體框圖如圖 31 所示 圖 31 11 時鐘模塊是用來給 FPGA 提供基準時鐘，其穩定性決定了信號產生器的穩定；FPGA 信號產生模塊是各種波形信號產生如：正弦波，方波，斜波，鋸齒波，三角波，波形頻率設定； D/A 數模轉化模塊是將 FPGA 輸出的數據整合成模擬的波形。 圖 32 軟件總體框圖 軟件系統設計主要包含三個模塊，即基于 altera 公司的 Quartus II 分頻模塊 ，波形產生模塊，仿真軟件 Modelsim 波形仿真模塊。總體設計如圖 32 所示。 時鐘分頻模塊是指將基準時鐘進行分頻，以達到變換頻率的功能。波形產生模塊用來產生各種波形，如增斜波，減斜波，正弦波，階梯波形，方波。數字輸出模塊，將各種波形用數字進行輸出。 軟件與硬件設計總結 綜上所述軟硬件結構，利用時鐘模塊產生基準時鐘傳輸到 FPGA 上， FPGA利用鎖相環對時鐘倍頻產生更高的時鐘頻率，然后根據用戶需要，對時鐘進行分頻，產生不同頻率的波形。通過 Verilog 語言進行編程來產生各種波形，輸出到D\A 數模轉換模塊，產生模擬波形信號。 12 3 系統各模塊設計 時鐘模塊設計 時鐘模塊的功能是分配系統時鐘，使得 FPGA 輸出不同的頻率的波形。根據這個功能，利用 Verilog 編寫了分頻時鐘模塊。利用 ALTERA 公司開發的 Quartus II 軟件進行綜合，布線之后，得到如圖 31 模塊原理圖 : 圖 31 分頻時鐘模塊 時鐘模塊 Verilog 代碼如下： module clk_div( sysclk , reset , div , clk_out