本科畢業論文__基于dds的數字移相信號發生器(編輯修改稿)

　

【文章內容簡介】 寬越大，精度越高，ROM的容量就大。大容量的 ROM不但面積大，功耗大，不易大規模集成化，且 xx 大學學士學位論文 4 轉換速度也受到限制。因此有必要提出一種新穎的數字頻率合成方式來滿足其對 DDS的更高性能指標的要求。一種選擇是 壓縮 ROM大小，另一種 選擇是用計算法取代 ROM，稱為 ROMLESS設計方法。 ROMLESS設計方法在早期的 DDS設計中受到限制，隨著微電子技術的發展，現在已經成為實現 DDS設計的主要方法之一，這種方法主要利用函數近似計算方式實現相幅轉換，主要有 CORDIC算法，多項式插值法等，其中多項式插值法由于算法簡單，便于實現高速，低功耗的 DDS設計，被廣泛研究。 自從 DDS技術誕生以來，發達國家一直沒有放棄該技術及其應用的研究，出現了一序列高性能的產品。我國對 DDS的研究相對較晚，研究實現高速，高精度的 DDS存在大量的困難。特別是在 ROMLESS的 DDS設計。因此， ROMLESS的 DDS設計方法的研究很有必要，并將得以廣泛的發展。 FPGA 在 DDS 技術實現 近年來現場可編程門陣列 (FGPA)技術得到了迅速的發展和廣泛的應用，其資源容量、工作頻率以及集成度都得到了極大的提高，使得利用 FPGA實現某些專用數字集成電路得到了大家的關注，而基于 FPGA實現的直接數字頻率合成器則更具其優點，有著靈活的接口和控制方式、較短的轉換時間、較寬的帶寬、以及相位連續變化和頻率分辨率較高等優點，其也為設計者在此基礎之上實現電路集成提供了另一種方法 。 FPGA在 DDS技術實現中的應用對于 DDS系統數字部分的設計，首先會遇到在 FPGA設計中非常典型的跨時鐘傳輸的問題，單片機的輸出時鐘是 ps級的，而FPGA中的數字系統卻是 ns級的，傳輸速度的匹配直接影響到了輸入控制字的穩定 。 這里采用的是不同時鐘區域，單獨構造原理圖功能模塊的方法 。 將高速的DDS模塊單獨生成原理圖，將低速的單片機接口模塊生成另外一個原理圖，再將兩個原理圖重新建立工程，這樣就優化功能解決了跨時鐘問題 。 在整個 DDS系統數字部分中，最關鍵的就是相位累加器的設計 。 相位累加器設計的好壞將直接影響到整個系統 的性能 。 在設計上可以把輸出數據作為另一路輸入數據和從處理器傳過來的頻率控制字連續相加，產生有規律的相位地址碼 。 對它的設計采用流水線的操作方式，從而提高了加法器的效率 。 RAM塊通過高性能的輸入存儲模塊，這樣既節省了 FPGA中的邏輯單元，又利用 了 FPGA的只能用于生成存儲模塊的 RAM塊，并提高了性能。 FPGA內部功能都是用 Verilog語言 實現 。 目前的 FPGA技術得到了極大的擴展，資源容量和工作頻率都有了很大的提高，市場中 Xilinx和 Altera公司的 FPGA芯片都是很好的選擇。而且其都支持主流的硬件編程語 言 VHDL和 Verilog。設計中的 DDS電路采用 VHDL硬件描述語言來實現，采用 VHDL語言設計的模塊以后可以方便的進行修改、擴展和移植到不同的 FPGA芯片中 [3]。 采用 FPGA設計，首先其輸入、輸出接口方案都需要仔細考慮好，確定其輸入和輸出的數據量和控制量、位數、 I/O位置等，以及和外圍電路的接口及控制 xx 大學學士學位論文 5 時序、控制方式等。在 FPGA中實現 ROM表的資源是有限的，并且 ROM表的大小隨著地址位數和數據位數的增加成指數遞增關系，因此在滿足采樣信號性能的前提條件下，如何減少資源的開銷就是一個重要的問題。 在 FPGA中，相位累加器和相位調制器都可通過加法器來實現。在用 FPGA設計的過程中，整個流程都采用系統時鐘 clk產生和控制，所以其各個部分的時序和同步性需要認真對待，還有考慮到加法器以及乘法器等對資源的使用情況，進位鏈或流水線技術都可以考慮進行利用。 采用 FPGA設計實現 DDS電路的可行性和可靠性，也更為靈活，可根據需要進行接口和控制方式的修改，只要改變 FPGA中 ROM表的數據， DDS電路就可以產生任意的波形。采用 FPGA設計實現還具有相對較寬的帶寬、頻率轉換時間較短、相位連續變化、頻率分辨率高等優點。而且 FPGA芯片支持系統現場修改和調試，性能也基本能滿足絕大多數系統的使用要求，所以，將 DDS設計嵌入到 FPGA芯片所構成的系統中，將使系統具有很高的性價比。 論文主要研究內容 本文主要的研究內容是設計一個基于 DDS 的數字移相信號發生器。結合DDS 的基本原理和 FPGA 的結構及特點，設計的系統由 FPGA 芯片，數模轉換器，幅度調節電路，功率放大電路和輸入、顯示電路組成。 文中詳細的闡述了硬件電路的結構以及功能。其中的采用 芯片 FPGA 實現正弦信號發生器的功能。最后對設計結果進行了測試 。 xx 大學學士學位論文 6 第 2章 DDS 技術 DDS 頻率合成的原理與結構 直接數字式頻率合成技術 (DDS)是近年來隨著數字集成電路和計算機的發展而迅速發展起來的一種新的頻率合成技術。 DDS 一般由相位累加器、波形存儲器、數模轉換器及低通濾波器組成，其基本原理就是將波形數據先存儲起來，然后在頻率控制字 K 的作用下，通過相位累加器從存儲器中讀出波形數據，最后經過 數模 轉換和低通濾波后輸出頻率合成。這種頻率合成方法可以獲得高精度頻率和相位分辨率、快速頻率轉換時間和低相位噪聲的頻率信號，而且結構簡單集成度高。 DDS 的基本原理 直接數字頻率合成技術是從相位概念出發，直接對參考正弦信號進行抽樣 ，得到不同的相位，通過數字計算技術產生對應的電壓幅度，最后濾波平滑輸出所需頻率。下面，通過從相位出發的正弦函數產生描述 DDS的概念。 因為是周期信號，所以正弦信號的相位值和幅度值之間具有一一對應的關系。這種關系可以通過一片存有查詢表的 ROM很容易地實現，該查詢表的地址線對應相位信息，數據線對應幅度信息。所以，對正弦信號沿相位軸方向等間隔取樣，就得到該信號的抽樣序列，并將取樣值用二進制數表示。改變頻率控制字時，相位增量發生變化，取樣值的周期隨之而變，從而合成所需頻率。抽樣序列通過數模轉換器形成量化的正弦波，最 后通過濾波器平滑，生成標準的正弦波。 DDS的原理框圖如圖 21 所示。框圖中的電路，除了濾波器外，全用數字集成電路實現，其中關鍵的問題是使相位增量與參考時鐘精確地同步。 頻 率 字控 制 器相 位 寄 存 器 正 弦 查 詢 表 數 模 轉 換 器 低 通 濾 波 器參 考 時 鐘 源頻 率 控 制 字( F S P )M S BL B SKN m Mf o相 位 累 加 器N C Of c 圖 21 DDS 的原理框圖 圖 21中 ， cf 為參考時鐘頻率 ， CT =1/ cf ； of 為輸出頻率 ， To =1/ of ； K為 xx 大學學士學位論文 7 頻率控制字， N為相位累加器的字長， m為 ROM地址線位數， M為 ROM數據線位數，即 DAC的位數。 DDS 的數學模型可歸結為 ； 在每一個時鐘周期 cT 內，頻率控制字K(Frequency Control Words)與 N比特相位累加器累加一次，并同時對 N2 取模運算，得到的和 (以 N位二進制數表示 )作為相位值，以二 進制代碼的形式去查詢正弦函數表 ROM，將相位信息轉變成相應的數字量化正弦幅度值， ROM 輸出的數字正弦波序列再經數模轉換器轉變為階梯模擬信號，最后通過低通濾波器平滑后得到一個純凈的正弦模擬信號。 當 DDS中的相位累加器計數大于 N2 時，累加器自動溢出最高位，保留后面的 N比特數字于累加器中，即相當于做模余運算。可以看出 ： 該相位累加器平均每 N2 /K個時鐘周期溢出一次 [4]。 可見 K和時鐘頻率 cf 共同決定著 DDS輸出信號 of 的頻率值，它們之間的關系滿足 ： of =K/ N2 cf? （ 2— 1） 當 K=1時， DDS為最小頻率輸出，則 DDS的最小頻率分辨率可達 ： minf? =1/ N2 cf? （ 2— 2） 由 式 （ 2— 2） 可 知 ， DDS相當于一個小數分頻器。最小頻率分辨率是頻率控制字最低位為 “ 1” ，其余位均為 “ 0” 時 DDS的輸出頻率，只要 N足夠大，即累加器有足夠的長度，總能得到所需的頻率分辨率，實際使用中計算出的 K值很難為整數，因此不可避免地將會存在一定的頻率誤差 [5]。 由于 ROM表的規模有限，相位累加器一般僅取高位作為尋址地址送入正弦查詢表獲得波形幅度值。正弦查詢表中以二進制數形式存入用系統時鐘對正弦信號進行采樣所得的樣值點，可見只需改變查詢表內容就可 實現不同的波形輸出。 DDS 的結構 DDS的基本結構包括相位累加器 (PD)、正弦查詢表 (ROM)、數模轉換器(DAC)和低通濾波器 (LPF)，其中 DDS從頻率寄存器開始到波形存儲表的數字部分通常也可稱作數控振蕩器 (NCONumerical Control Oscillator)。 模塊 NCO實現由數字頻率值輸入生成相應頻率的數字波形，其工作過程為： K； cf 的控制下，該頻率控制字累加至相位累加器生成實時數字相位值 ； 址 ROM轉換成正弦表中相應的數字幅碼。 模塊 DAC實現將 NCO產生的數字幅度值高速且線性地轉變為模擬幅度值，DDS產生的混疊干擾由 DAC之后的低通濾波器濾除。 (PD) xx 大學學士學位論文 8 相位累加器是 DDS最基本的組成部分，用于實現相位的累加并存儲其累加結果。若當前相位累加器的值為 ?n，經過一個時鐘周期后變為 ??1n，則滿足 ： ??1n=?n+K （ 2— 3） 由式 （ 2— 3） 可見， ?n為一等差數列，不難得出 ： ?n =nK+?0 （ 2— 4） 其中 ?0為相位累加器的初始相位值。 相位累加器的基本結構如圖 22 所示，它由一個 Nbits加法器和一個 Nbits寄存器構成，寄存器通常采用 N個 D觸發器來構成。 N 比 特 加 法 器N 比 特 相 位寄 存 器參 考 時 鐘N b i t sN b i t sM b i t sN b i t s頻 率 控 制 字頻 率 輸 出 字 圖 22 相位累加器的基本結構 (ROM) DDS查詢表所存儲的數據是每一個相位所對應的二進制數字正弦幅值，在每一個時鐘周期內，相位累加器輸出序列的高 m位對其進行尋址，最后的輸出為該相位相對應的二進制正弦幅值序列 。 可以看出， ROM的存儲量為 Mm?2 比特，其中 m為相位累加器的輸出位數， M為 ROM的輸出位數。若 m=12， M=8，可以算出 ROM的容量為 32768bit。雖然在一塊 DDS芯片中集成大的 ROM存儲量，可以提高輸出信號的精度和無雜散動態范圍，但會使成本提高，功耗增大，且可靠性下降，所以就有了許多壓縮 ROM容量的方法。而且，容量壓縮還可以使我們使用更大的 m和 M值，進而使 DDS的雜散性能獲得提高。 (DAC) 數模轉換器的作用是將數字形式的波形幅值轉換成所要求合成頻率的模擬形式信號。 DAC有電壓和電流輸出兩種，其輸出的信號并不能真正連續可變，而是以其絕對分辨率為最小單位的，所以其輸出實際上是一個階梯模擬信號。現在，一些器件廠家 如美國的 AD公司，都在 DDS器件的芯片內部集成了 DAC，這種結構稱為 CompleteDDS，大大簡化了 DDS的系統設計 。 xx 大學學士學位論文 9 DDS 的工作特點 DDS 的原理使其具備了以下優良的工作特點 ： 如前所述 ， DDS的分辨率在 cf 固定時，取決于相位累加器的位數 N，只要 N取足夠大，理論上可以獲得相應的頻率分辨精度，這在傳統的頻率合成方法上是難以實現的。 在 DDS中，一個頻率的建立時間通常取決于濾波器的帶寬。 其影響因素有內部數控振蕩器內的工藝結構、數模變換及其它可能的信號處理步驟產生的時延，其中數字信號處理部分的時延與時鐘周期相關。由于 DDS中無須相位反饋控制，因而頻率建立及切換快并且與頻率分辨率、頻譜純度相互獨立。 由于 DDS信號的頻率、相位、幅度均可由數字信號控制，所以可以通過預置內部相位累加器的初始值來精確控制輸出信號，調幅時直接在 ROM表輸出端對幅度進行控制，調相時在相位累加器輸出端直接加上調制信號即可，調頻可通過頻率控制字進行，在進行 CHIRP調制時，也只需在頻率控制字前再加 一個累加器即可。同時， DDS也非常易于實現如 PSK、 FSK等高精度的數字調制和正交調制。 DDS 中除了濾波器以外，幾乎所有的部件都屬于數字信號處理部件，系統易于集成，功耗低，體積小，重量輕 [6]。 DDS 的頻譜分析 在分析 DDS 的噪聲特性