基于fpga的失真度測試儀畢業設計論文(編輯修改稿)

　

【文章內容簡介】 新發展技術。 技術指標 本設計要求 制作基于 FPGA 的失真度測試儀，采用的方法為頻譜分析法，具體要求如下： 能 完成 10 位 ADC 模數轉換電路的制作與采樣程序的設計 。 顯示電路能夠完成 失真度的 顯示。 音頻信號 頻率 范圍 要求 20— 20KHz， 音頻信號失真度 5%。 第 4 頁 第 2 章 軟件工具介紹 FPGA 基本知識 FPGA 基本結構簡介 FPGA 即現場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎上進一步發展的產物。它作為專用集成電路（ ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。 FPGA 采用了邏輯單元陣列 LCA 這樣一個新概念，內部包含可配置邏輯模塊 CLB、輸入 /輸出模塊 IOB（ Input Output Block）和內部連線（ Interconnect）三個部分。目前 FPGA 的品種很多，有 Xilinx 的 XC 系列、 TI 公司的 TPC 系列、 Altera 公司的FIEX 系列。 FPGA 具有掩膜可編程門陣列的通用 結構，它由邏輯功能塊排成陣列，并由可編程的互聯資源連接這些邏輯功能塊來實現不同的設計。 FPGA 由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內嵌專用硬核等。 每個單元簡介如下： 可編程輸入 /輸出單元（ I/O 單元） 目前大多數 FPGA的 I/O單元被設計為可編程模式，即通過軟件的靈活配置，可適應不同的電器標準與 I/O 物理特性；可以調整匹配阻抗特性，上下拉電阻；可以調整輸出驅動電流的大小等。 基本可編程邏輯單元 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 FPGA 內部寄存器可配置為帶同步 /異步復位和置位、時鐘使能的觸發器，也可以配置成為鎖存器。 FPGA 一般依賴寄存器完成同步時序邏輯設計。一般來說，比較經典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內部結構有一定的差異，而且寄存器和查找表的組合模式也不同。 學習底層配置單元的 LUT和 Register比率的一個重要意義在于器件選型和規模估算。由于 FPGA 內部除了基本可編程邏輯單元 外，還有嵌入式的 RAM、 PLL 或者是DLL，專用的 Hard IP Core 等，這些模塊也能等效出一定規模的系統門，所以簡單科學的方法是用器件的 Register 或 LUT 的數量衡量。 第 5 頁 嵌入式塊 RAM 目前大多數 FPGA 都有內嵌的塊 RAM。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結構。 CAM，即為內容地址存儲器。寫入 CAM 的數據會和其內部存儲的每一個數據進行比較，并返回與端口數據相同的所有內部數據的地址。簡單的說， RAM 是一種寫地址，讀數據的存儲單元； CAM 與 RAM 恰恰相反。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成 RAM、 ROM、FIFO 等存儲結構 。 豐富的布線資源 布線資源連通 FPGA 內部所 有單元，連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。布線資源的劃分： ）全局性的專用布線資源：以完成器件內部的全局時鐘和全局復位 /置位的布線； ）長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時鐘信號的布線（這里不懂什么是 “ 第二全局時鐘信號 ” ）； ）短線資源：用來完成基本邏 輯單元間的邏輯互連與布線； ）其他：在邏輯單元內部還有著各種布線資源和專用時鐘、復位等控制信號線。 由于在設計過程中，往往由布局布線器自動根據輸入的邏輯網表的拓撲結構和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。其實布線資源的優化與使用和實現結果有直接關系。 底層嵌入 、 內嵌專用硬核 與 “ 底層嵌入單元 ” 是有區別的，這里指的硬核主要是那些通用性相對較弱，不是所有 FPGA 器件都包含硬核。 FPGA 設計流程 FPGA 設計 大 體分為設計輸入、綜合、 功能仿真 (前仿真 )、實現、時序仿真 (后仿真 )、配置下載等六個步驟，設計流程如圖 2 所示 。 下面分別介紹各個設計步驟 。 設計輸入 第 6 頁 設計輸入包括使用硬件描述語言 HDL、狀態圖與原理圖輸入三種方式 .HDL 設計方式是現今設計大規模數字集成電路的良好形式 ， 除 IEEE 標準中 VHDL 與Verilog HDL 兩種形式外，尚有各自 FPGA 廠家推出的專用語言 ， 如 Quartus 下的 語言描述在狀態機、控制邏輯、總線功能方面較強 ， 使其描述的電路能特定綜合器 (如 Synopsys 公司的 FPGA Compiler II 或 FPGA Express)作用下以具體硬件單元較好地實現 。而原理圖輸入在頂層設計、數據通路邏輯、手工最優化電路等方面具有圖形化強、單元節儉、功能明確等特點 ， 另外 ， 在 Altera 公司Quartus 軟件環境下 ， 可以使用 Memory Editor 對內部 memory 進行直接編輯置入數據 。 常用方式是以 HDL 語言為主 ， 原理圖為輔 ， 進行混合設計以發揮二者各自特色 。 通常 ， FPGA 廠商軟件與第三方軟件設有接口 ， 可以把第三方設計文件導入進行處理 。 如 Quartus 與 Foundation 都可以把 EDIF 網表作為輸入網 表而直接進行布局布線 ， 布局布線后 ， 可再將生成的相應文件交給第三方進行后續處理 。 設計綜合 綜合 ， 就是針對給定的電路實現功能和實現此電路的約束條件如速度、功耗、成本及電路類型等，通過計算機進行優化處理 ， 獲得一個能滿足上述要求的電路設計方案 ， 也就是是說 ， 被綜合的文件是 HDL 文件 (或相應文件等 )， 綜合的依據是邏輯設計的描述和各種約束條件 ， 綜合的結果則是一個硬件電路的實現方案 ，該方案必須同時滿足預期的功能和約束條件 ， 對于綜合來說，滿足要求的方案可能有多個 ， 綜合器將產生一個最優的或接近最優的結果 。 因此 ， 綜 合的過程也就是設計目標的優化過程，最后獲得的結構與綜合器的工作性能有關 . FPGA Compiler II 是一個完善的 FPGA 邏輯分析、綜合和優化工具，它從 HDL形式未優化的網表中產生優化的網表文件，包括分析、綜合和優化三個步驟 .其中，分析是采用 Synopsys 標準的 HDL 語法規則對 HDL 源文件進行分析并糾正語法錯誤 。綜合是以選定的 FPGA 結構和器件為目標，對 HDL 和 FPGA 網表文件進行邏輯綜合 。而優化則是根據用戶的設計約束對速度和面積進行邏輯優化，產生一個優化的 FPGA 網表文件，以供 FPGA 布局 和布線工具使用，即將電路優化于特定廠家器件庫，獨立于硅持性，但可以被約束條件所驅動 。 利用 FPGA Compiler II 進行設計綜合時，應在當前 Project 下導入設計源文件，自動進行語法分析，在語法無誤并確定綜合方式、目標器件、綜合強度、多層保持選擇、優化目標等設置后，即可進行綜合與優化 。 在此可以將兩步獨立進行，在兩步之間進行約束指定，如時鐘的確定、通路與端口的延時、模塊的算子共享、寄存器的扇出等 .如果設計模型較大，可以采用層次化方式進行綜合，先 第 7 頁 綜合下級模塊，后綜合上級模塊 .在進行上級模塊綜合 埋設置下級模塊為 Don39。t Touch，使設計與綜合過程合理化 .綜合后形成的網表可以以 EDIF 格式輸出，也可以以 VHDL 或 Verilog HDL 格式輸出，將其導入 FPGA 設計廠商提供的可支持第三方設計輸入的專用軟件中，就可進行后續的 FPGA 芯片的實現 。 綜合完成后可以輸出報告文件，列出綜合狀態與綜合結果，如資源使用情況、綜合后層次信息等 。 仿真驗證 從廣義上講，設計驗證包括功能與時序仿真和電路驗證仿真是指使用設計軟件包對已實現的設計進行完整測試，模擬實際物理環境下的工作情況 。 前仿真是指僅對邏輯功能進行測 試模擬，以了解其實現的功能否滿足原設計的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性 。而在布局布線后，提取有關的器件延遲、連線延時等時序參數，并在此基礎上進行的仿真稱為后仿真，它是接近真實器件運行的仿真 。 設計實現 1. 實現可理解為利用實現工具把邏輯映射到目標器件結構的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進行連線，并產生相應文件 (如配置文件與相關報告 ).通常可分為如下五個步驟 。 (1) 轉換 :將多個設計文件進行轉換并合并到一個設計庫文件中 。 (2) 映射 :將網表中邏輯門映射成物理元素，即把邏輯設計分割到構成可編程邏輯陣列內的可配置邏輯塊與輸入輸出塊及其它資源中的過程 。 (3)布局與布線 ： 布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到 FPGA內部的物理位置，通常基于某種先進的算法，如最小分割、模擬退火和一般的受力方向張弛等來完成 。布線是指利用自動布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接 。 因最新的設計實現工具是時序驅動的，即在器件的布局布線期間對整個信號通道執行時序分析，因此可以使用約束條件 *作布線軟件，完成設計規定的性能要求 .在布局布 線過程中，可同時提取時序信息形成報 表。 (4) 時序提取 :產生一反標文件，供給后續的時序仿真使用 。 (5) 配置 :產生 FPGA 配置時的需要的位流文件 。 在實現過程中可以進行選項設置 。 因其支持增量設計，可以使其重復多次布線，且每次布線利用上一次布線信息以使布線更優或達到設計目標 .在實現過 第 8 頁 程中應 Quartus II 基本知識 Quartus II 的優點功能簡介 QuartusII 設計 軟件提供了完全集成且與電路結構無關的開發包環境，它提供了數字邏輯設計所需要的全部特性，包括： 可利用原理圖、結構框圖、 Veriog HDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設計實體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設計方法，用戶可建立并優化系統，然后添加對原始系統的性能影響較小或沒有影響的后續模塊； 功能強大的邏輯綜合工具； 完備的電路功能仿真與實現邏輯仿真工具； 設計的定時 /時序分析與關鍵路徑延時分析； 可使用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析； 可支持軟件原文件的添加、創建，將它們連接起來生成編程文件； 使用組合編譯方式可一次完成整體設計流程，利用軟件工程概念有效地管理設計文件； 可自動定位編譯錯誤； 1提供高效的器件編程與驗證工具。 QuartusII 設計軟件可讀入標準的 EDIF 網表文件、 VHDL 網表文件和 Verilog 網表文件，同時它也能生產供第三方 EDA 軟件使用的 VHDL 和 Verilog 網表文件。此外，設計者可以很方便地將 不同類型的設計文件組合起來，以工程的形式進行管理；可以選擇特定的描述方式來描述系統中的模塊，使它們達到最佳的工作效率。 在調試過程中， RTL 查看器設計者提供了整體設計的門級原理圖和層次結構列表，并列出了整體設計的網表實例、基本單元、引腳和網絡。它可過濾顯示在視圖上的信息，瀏覽設計視圖的不同層面，以檢查設計并確定更改。 RTL 查看器將幫助設計者快速地定位錯誤，并確保所有設計模塊在功能上是正確的。 Quartus II 設計流程 Quartus II 設計軟件提供完整的多平臺設計環境，能夠直接滿足特定設計需要，為可編程芯片系統（ SOPC）提供全面的設計環境。 Quartus II 軟件含有 FPGA 和 CPLD 第 9 頁 設計所有階段的解決方案，如圖 所示： 圖 Quartus II設計流程 現代 DSP 技術簡介 數字信號處理器 DSP（ DigitalSignalProcessor）是在模擬信 號變換成數字信號以后進行高速實時處理的專用處理器，其處理速度比最快的 CPU 還快