eda總實驗報告(編輯修改稿)

　

【文章內容簡介】 的使用，及其他硬件設備的使用。 了解數字鐘的工作原理。 進一步熟悉用 VHDL 語言編寫驅動七段碼管顯示的代碼。 掌握 VHDL 編寫中的一些小技巧。 ： 數字時鐘主要由：分頻器、掃描顯示譯碼器、六十進制計數器、二十四進制計數器電路組成。在整個時鐘中最關鍵的是如何獲得一個精確的 1HZ計時脈沖， 數字時鐘顯示由時（ 24 進制）、分（ 60 進制）、秒（ 60 進制）組成，利用掃描顯示譯碼電路在八個數碼管顯示。 數字時鐘組成及功能： 分頻率器：用來產生 1HZ計時脈沖； 二十四進制計數器：對時進行計數 六十進制計數器：對分和秒進行計數； 掃描顯示譯碼器：完成對 7字段數碼管顯示的控制； 報時器：完成到時的提醒； 設計內容及步驟： 根據電路持點，用層次設計概念。將此設計任務分成若干模塊，規定每一模塊的功能和各模塊之間的接口，同時加深層次化設計概念； 軟 件的元件管理深層含義，以及模塊元件之間的連接概念，對于不同目錄下的同一設計，如何熔合； 適配劃分前后的仿真內容有何不同概念，仿真信號對象有何不同，有更深一步了解。熟悉了 CPLD/FPGA設計的調試過程中手段的多樣化； 按適配劃分后的管腳定位，同相關功能塊硬件電路接口連線； 所有模塊盡量采用 VHDL語言設計。 要求： 精確顯示時、分、秒。 數字時鐘要求：具有對時、分、秒置數功能（利用秒脈沖置數、鍵盤直接置數）； 能夠完成整點報時功能。 二、數字時鐘設計方案 設計方案 方框圖 功能設計 時鐘計數：完成時、分、秒的正確計時并且顯示所計的數字；對秒、分 60進制計數，即從 0到 59循環計數，對時 24進制計數，即從 0到 23 循環計數。 CLK 信號端 使能控制端 RESET 復位端 FPGA 芯片 時鐘程序 整點報時 數碼管顯示 秒顯示 分顯示 時顯示 時間設置：手動調節分鐘（ setfen）、小時（ setshi），低電平時有效，可以對分、時進行進位調節，高電平時正常計數。這樣可以對所設計的時鐘的時間任意調。 清零功能： reset 為復位端，低電平時實現清零功能，高電平時正常計數。這樣可以對所設計的時鐘的時間進行清零處理。 整點報 時功能：當分由 59 進位時，會在整點報時輸出端輸出高電平，此信號通過LED點亮檢驗。 三、數字時鐘計數報時 VHDL 程序設計仿真與分析 秒計數器（ miao）設計 秒計數器（ miao） VHDL 程序描述 library ieee。 use 。 use 。 entity miao is port( clk,reset,setfen:in std_logic。 enfen:out std_logic。 countmiao:out std_logic_vector(7 downto 0) )。 end miao。 architecture fun of miao is signal count:std_logic_vector(7 downto 0)。 signal enfen_1,enfen_2:std_logic。 begin countmiao=count。 enfen_2=((not setfen) and clk)。 enfen=(enfen_1 or enfen_2)。 process(clk,reset,setfen) begin if(reset=39。039。) then count=00000000。 enfen_1=39。039。 elsif(clk39。event and clk=39。139。) then if(count(3 downto 0)=1001) then if(count01100000) then if(count=01011001) then count=00000000。 enfen_1=39。139。 else count=count+7。 end if。 else count=00000000。 enfen_1=39。039。 end if。 elsif(count01100000) then count=count+1。 enfen_1=39。039。 else count=00000000。 end if。 end if。 end process。 end fun。 秒計數器（ miao）仿真波形圖 秒計數器（ miao）仿真分析 隨著 clk脈沖信號的不斷到來， countmiao記錄出 clk的脈沖個數，計數到 59時，在下一個 clk 脈沖信號到來時，輸出端 enfen 輸出高定平，即向分進位，同時 countmiao清零。 reset為清零端，當 reset低電平時， countmiao計數從零重新開始 計數。 setfen為分的手動進位端，當 setfen低電平時且 clk 脈沖到來時，輸出 enfen 高電平，向分進位。 分計數器（ fen）設計 分計數器（ fen） VHDL 程序描述 library ieee。 use 。 use 。 entity fen is port( imiao,clk,reset,setshi:in std_logic。 enshi:out std_logic。 countfen:out std_logic_vector(7 downto 0) )。 end fen。 architecture fun of fen is signal enshi_1,enshi_2:std_logic。 signal count:std_logic_vector(7 downto 0)。 begin countfen=count。 enshi_2=((not setshi) and clk)。 enshi=(enshi_1 or enshi_2)。 process(imiao,reset,setshi) begin if(reset=39。039。) then count=00000000。 elsif(imiao39。event and imiao=39。139。) then if(count(3 downto 0)=1001) then if(count1660) then if(count=01011001) then count=00000000。 enshi_1=39。139。 else count=count+7。 end if。 else count=00000000。 end if。 elsif(count01100000) then count=count+1。 enshi_1=39。039。 else count=00000000。 end if。 end if。 end process。 end fun。 分計數器（ fen）仿真波形圖 分計數器（ fen）仿真分析 imiao 為秒計數器的 enfen進位輸出端，當 enfen（ imiao）高電平到來時，且 clk高電平時， countfen開始計數。 countfen計數到 59 時，下一個 enfen（ imiao）、 clk到來時， enshi高電平，即向時進位，同時 countfen清零。 reset為清零端，當 reset低電平時， countfen計數從零重新開始計數。 setshi為時的手動進位端，當 setshi低電平時且 clk 脈沖到來時，輸出 enshi 時高電平，向時進位。 時計數器（ shi）設計 時計數器（ shi） vHDL 程序描述 library ieee。 use 。 use 。 entity shi is port( ifen,reset:in std_logic。 countshi:out std_logic_vector(7 downto 0) )。 end shi。 architecture fun of shi is signal count:std_logic_vector(7 downto 0)。 begin countshi=count。 process(ifen,reset) begin if(reset=39。039。) then count=00000000。 elsif(ifen39。event and ifen=39。139。) then if(count(3 downto 0)=1001) then if(count00100011) then count=count+7。 else count=00000000。 end if。 elsif(count00100011) then count=count+1。 else count=00000000。 end if。 end if。 end process。 end fun。 時計數器（ shi）仿真波形圖 時計數器（ shi）仿真分析 ifen為分計數器的 enshi進位輸出端，當 enshi（ ifen）為高電平時， countshi計數。 countshi計數到 23時，當下一個 enshi（ ifen）、 clk到來時， countshi會自動清零。 reset為清零端，當 reset低電平時， countfen計數從零重新開始計數。 整點報時器（ baoshi）設計 整點報時器（ baoshi） VHDL 程序描述 library ieee。 use 。 use 。 entity baoshi is port( clk:in std_logic。 inputmiao,inputfen:in std_logic_vector(7 downto 0)。 output:out std_logic )。 end baoshi。 architecture fun of baoshi is signal temp:std_logic。 signal nummiao,numfen:std_logic_vector(7 downto 0)。 begin nummiao=inputmiao。 numfen=inputfen。 output=temp。 process(clk,temp) begin if(clk39。event and clk=39。139。) then if(numfen=01011001) then case nummiao is when01011001=temp=39。139。 when others=temp=39。039。 end case。 end if。 if(numfen=00000000) then case nummiao is when00000000=temp=39。139。 when others=temp=39。039。 end case。 end if。 end if。 end process。 end fun。 整點報時器（ baoshi）仿真波形圖 整點報時器（ baoshi）仿真分析 input為分計數器的輸出端，當輸出 59和 00（十六進制）時，整點報時器（ baoshi）的輸出端 output為高電平，點亮 LED燈。其他情況時， LED燈均不發光。 四、數字時鐘的驅動與顯示設計 分頻器（ fenpin）設計 分頻器（ fenpin）原理 由于 EDA 實驗箱中的脈沖信號源為 10kHz，要得到需要脈沖可以通過定義count std_logic_vector(13 downto 0)，使 count 在 “ 00000000000000”和