cmos運算放大器版圖設(shè)計_畢業(yè)設(shè)計(編輯修改稿)

　

【文章內(nèi)容簡介】 形成了第四層；在氧化層上增加多晶硅柵，這就形成了第五層；最后把接觸孔打在 MOS 管各級上，通過金屬，使 MOS 管能和其他電路器件相連接，這就形成了第六層。而在 MOS 管的每一層的制作中又包含若干個步驟。實際上，除了這里提到的這六層外，為了保證制作的可靠性還會適當(dāng)加入其他物質(zhì)層。一個電 路的制作需要使用多項工藝，執(zhí)行許多個步驟。這里我們只要知道集成電路是分層制造，器件具有多層的結(jié)構(gòu)。 由于集成電路是按層制作出來的，而版圖是表示電路實際構(gòu)造的，也就需要不同的層來表示器件、電路的結(jié)構(gòu)以及連接。這些層是和實際電路的物理層相對應(yīng)。表 21 列出了版圖中常見層的名稱以及它的含義。不同的工藝使用的層數(shù)不同，但都會包含制作 NMOS 管和 PMOS 管需要的各層，以及連接用的金屬層。 表 21 版圖中層的定義 層名 含義 N Well N 阱， PMOS 管在 N 阱 中制造 Deep N Well 深 N 阱，做在 P 型襯底上，在深 N 阱內(nèi)做 P 阱 P Well P 阱，做在深 N 阱內(nèi)，和 P 型襯底隔離。當(dāng) NMOS 管做在整個硅片的 P 型襯底上時，它的襯底一般接最低點位；如果做在 P 阱內(nèi)，它的襯底可以接任意電位。 N Sub N型襯底偏置，摻雜濃度高于 N阱，用來連接金屬導(dǎo)線，給 N阱偏置電位 P Sub P型襯底偏置，摻雜濃度高于 P阱，用來連接金屬導(dǎo)線，給 P阱偏置電位 N Active NMOS 管有源區(qū)，做在 P 型襯底或 P 阱中 P Active PMOS 管有源區(qū)，做在 N 阱中 N Implant N Active 的外延，用來保證 N Active 的精度 P Implant P Active 的外延，用來保證 P Active 的精度 Poly 多晶硅層，可用做 MOS管柵極，多晶硅電阻、 PIP電容的下級板 R dummy 標(biāo)明多晶硅電阻范圍的冗余層 C poly PIP 電容的上級板 C metal MIM 電容的上級板 Contact 連接第一層金屬和下面各層的接觸孔 Metal 1 第一層金屬 Via 1 連接第 1 層、第 2 層金屬的過孔 Metal 2 第 2 層金屬 Via 2 連接第 2 層、第 3 層金屬的過孔 Metal 3 第 3 層金屬 Via 3 連接第 3 層、第 4 層金屬的過孔 Metal 4 第 4 層金屬 Via 4 連接第 4 層、第 5 層金屬的過孔 PAD 標(biāo)明 PAD 范圍的冗余層 ESD 標(biāo)明 ESD 電路范圍的冗余層 CMOS 工藝技術(shù) 因為對電路性能的許多限制均與制造問題有關(guān)，所以在 IC 電路和版圖的設(shè)計中，對器件工藝的整體了解證明是必要的。而且，今天的半導(dǎo)體技術(shù)要求工藝工程師和電路設(shè)計之間經(jīng)常地交流以熟悉相互的需要，因而必須對工藝的每一個規(guī)則有充 分的了解。 設(shè)計集成電路最常采用的兩種工藝是雙極工藝和 MOS 工藝。這兩大“家族”又分別形成各種各樣的小家族，圖 列出了一些廣泛采用的硅集成電路工藝，以前，大多數(shù)數(shù)字電路和模擬電路的設(shè)計都采用雙極工藝，但近年來， MOS 工藝的應(yīng)用有了很大的發(fā)展。用戶對高密度數(shù)字電路（如存儲器和微處理器）的需求是 MOS 工藝在數(shù)字電路中的應(yīng)用戶不斷發(fā)展的巨大推動力。 模擬電路設(shè)計師們認(rèn)識到 MOS 電路的這一特點后，開始將模擬電路和數(shù)字電路設(shè)計在同意塊集成電路上，這方面已經(jīng)取得了巨大的成功。 圖 硅工藝分類 CMOS 工藝的一些主要步驟 CMOS 工藝在一開始所用到的晶片都必須是具有高質(zhì)量的。換句話說說，晶片必須生長成為只包含非常少的“缺陷”的單晶硅體。另外此外，晶片需要包含合適的雜質(zhì)類型以及摻雜的濃度從而滿足對電阻率的要求。 這類單晶硅生長可以使用“切克勞斯基法”（ Czochralski method）來實現(xiàn)：在熔融硅中侵入一塊單晶硅的籽晶，接著一邊旋轉(zhuǎn)籽晶一邊從熔融硅中逐漸地將籽晶拉出來。由此，一個能夠切成薄晶片的大單晶“棒”就完成了。隨著新一代工藝的誕生，晶片 的直徑在隨之增大，現(xiàn)今已超過了 20cm。注意要在熔融硅中摻入雜志來獲得所需要的電阻率。然后，晶片被拋光和化學(xué)腐蝕，以去除在切片過程中造成的表面損傷。在大多數(shù) CMOS 工藝中，晶片的電阻率為 到 .cm，厚度約為 500 到 1000um。 光刻是把電路版圖信息轉(zhuǎn)移到晶片上的第一步。是把某一層從版圖上轉(zhuǎn)移到硅片上。通過被精確控制的電子束將該圖形“寫”在透明玻璃“掩膜版”上。此外，在晶片上涂一層薄層光照后刻蝕特性會發(fā)生變化的“光刻膠”。接下來，將掩膜版置于晶片上方，利用紫外線將圖形投影 到晶片上。曝光區(qū)域的光刻膠“變硬”，不透明區(qū)域的光刻膠保持“松軟”。然后，將晶片放到腐蝕劑中去除“松軟”的光刻膠，從而暴露出其下方的硅表面。這一系列操作的過程就稱為完成了一次光刻的流程。 氧化 硅的一個獨有的特性是，可以在其表面生成非常均勻的氧化層面幾乎不在晶格中產(chǎn)生應(yīng)力，從而允許柵氧化層的制造薄到幾十埃。除了作為柵的絕緣材外，二氧化硅在很多制造工序中可以作為保護(hù)層。在器件之間的區(qū)域，也可以生成一層稱為“場氧”的厚 SiO2 層，使后面的工序可以在其上制作互聯(lián)線。 離子注入 在制造 過程的許多工序中，都必須對晶片進(jìn)行選擇性摻雜。最常用的摻雜方法是“離子注入法”。它是通過將雜質(zhì)原子加速變?yōu)楦吣茈x子束，再用其轟擊晶片表面而使雜質(zhì)注入無掩膜區(qū)域而實現(xiàn)的。 沉積與刻蝕 器件的制造需要各種材料的沉積。這些材料包括多晶硅、隔離互連層的絕緣材料以及作為互連的金屬層。在厚絕緣層上生長多晶硅的一個常用方法是“化學(xué)氣相沉積”（ CVD）。這種方法是將晶片放到一個充滿某種氣體的擴(kuò)散爐中，通過氣體的化學(xué)反應(yīng)生成所需的材料。 CMOS 制造工藝的基本流程 以 P 阱硅柵 CMOS 制造工藝的基 本流程為例 如圖 圖 P阱硅柵 CMOS制造工藝的基本流程 （ 1）定義 P 阱 a. 在 N 型硅襯底表面生長 SiO2 層； b. 1 掩膜版：確定 P 阱區(qū)； c. P 阱：硼離子注入； d. 阱區(qū)推進(jìn)約 4~6um 阱深。 （ 2）確定有源區(qū) a. 2 掩膜版，確定有源工作區(qū)； b. 有源區(qū)表面熱生長薄氧化層約 500 （ 3）確定多晶硅柵 a. 3 掩膜版，確定多晶硅區(qū)； b. 淀積多晶硅。 （ 4） PMOS 管源漏區(qū)形 成 4 掩膜版（正版），確定 PMOS FET 的源漏區(qū)； b. 硼離子注入或硼雜質(zhì)擴(kuò)散形成 PMOS 管的源區(qū)和漏區(qū)。 （ 5） NMOS 管源漏區(qū)形成 5 掩膜版，即 4 掩膜版（負(fù)版）確定 NMOS 管的源漏區(qū)； b. 砷或磷離子注入或雜志擴(kuò)散，形成 NMOS 管的源區(qū)和漏區(qū)。 （ 6）引線孔 a. 淀積場 SiO2 層； b. 6 掩膜版確定引線孔區(qū)。 c. 蒸發(fā)鋁金屬層。 （ 7）鋁引線形成 7 掩膜版確定鋁引線圖形。 設(shè)計規(guī)則 畫版圖就是根據(jù)電路原理圖，將版圖中的各層的幾何圖形組成對應(yīng)器件，并按照一定的關(guān)系將它們連接起來。如圖 （ a）所示，這是一個 PMOS 管版圖，它包含 N 阱、柵、 P+有源區(qū)、 P+襯底偏置和接觸孔 5 層，由大小不等的長方形和正方形組合而成。各層圖形之間滿足一定的尺寸和相對位置的約束。 圖 PMOS管的版圖 為了確保制造出芯片的合格就是這些約束的目的。在集成電路制作過程中，需要準(zhǔn)確定位每一層的位置 、形狀，然后通過各種工藝將這一層產(chǎn)生出來。而生產(chǎn)過程中的物理化學(xué)反應(yīng)和機(jī)器的精度限制了器件中各層的最小尺寸，以及層與層之間的位置關(guān)系。所有的這些約束條件合在一起就是畫版圖時需要遵守的設(shè)計規(guī)則。 如圖 （ b）所示的其他幾個圖給出了錯誤的 PMOS 管版圖。圖 （ b）的 P Active 畫出了 N 阱，圖 （ c）的 N Sub 和 P Active 距離太近，圖 （ d）的 P Active和 Poly 太近，圖 （ e）的 Poly 和接觸孔太近，圖 （ f）的 P Active 太窄， P Active和接觸孔的距離太近。 這些都違反了設(shè)計規(guī)則，在電路制作中將產(chǎn)生問題。 下面給出了和 MOS 管相關(guān)的 Active 層、 Poly 層、 Sub 層和 Contact 層主要的設(shè)計規(guī)則。表 22 是 Active（有源區(qū)）和 Sub（襯底偏置）的設(shè)計規(guī)則，對應(yīng)圖 。表 23 是 Poly 的設(shè)計規(guī)則，對應(yīng)圖 表 22 Active 層和 Sub層版圖規(guī)則 規(guī)則標(biāo)號 規(guī)則描述 單位 R1 Active 區(qū)最小寬度 um R2 Sub 區(qū)最小寬度 um R3 同類型（ N 型或 P 型） Active 區(qū) /Sub 之間的最小間距 um R4 不同類型（ N 型貨 P 型） Active 區(qū) /Sub 之間的最小間距 um 圖 Active 層和 Sub層的設(shè)計規(guī)則 表 23 Poly版圖規(guī)則 規(guī)則標(biāo)號 規(guī)則描述 單位 G1 柵極多晶硅（ Gate Poly）最小寬度 um G2 非柵極多晶硅（ NonGate Poly）最小寬度 um G3 Gate Poly 之間的最小間距 um G4 NonGate Poly 之間的最小間距 um G5 Gate Poly 伸出 Active 區(qū)的最小延伸長度 um G6 Active 伸出 Gate Poly 區(qū)的最小延伸長度 um G7 NonGate Poly 和 Active 之間的最小間隔 um 圖 Poly層的設(shè)計規(guī)則 表 24Contact版圖設(shè)計 規(guī)則標(biāo)號 規(guī)則描述 單位 C1 Contact 的尺寸 um C2 Contact 間的最小間隔 um C3 Active 區(qū) /Sub 區(qū)包含 Contact 的最小長度 um C4 Poly 包含 Contact 的最小長度 um C5 Active 區(qū) /Sub 區(qū)上的 Contact 和 Gate Poly 之間的最小間隔 um C6 Active 區(qū) /Sub 區(qū)上的 Contact 和 NonGate Poly 之間的最小間隔 um C7 Active 區(qū) /Sub 區(qū)上的 Contact 和帶有 Contact 的 Poly之間的最小間隔 um C8 Poly 上的 Contact 和 Active/Sub 區(qū)的最小間隔 um 圖 Contact 層的設(shè)計規(guī)則 MOS 集成運放的版圖設(shè)計 MOS 運放的版圖設(shè)計過程；先進(jìn)行電路分析，計算出各端點的電壓及各管的電流，從而求出各管的 W/L，進(jìn)而設(shè)計各管圖形，進(jìn)行布局、布線，完成版圖設(shè)計。版圖設(shè)計的一般要求如下： 布局要合理。布局是否合理將對許多指標(biāo)產(chǎn)生重要影響，考慮布局合理性的標(biāo)準(zhǔn)是：各引出端的分布是否與有關(guān)電路兼容（既要通用）；有特要求的單元（如輸入對管等）是否作了合理的 安排；布局是否緊湊；溫度分布是否合適。 單元配