微型計算機原理第8章(編輯修改稿)

　

【文章內(nèi)容簡介】 MOV AL， 10010111B ；對計數(shù)器 2送控制字 MOV DX， 0043H OUT DX， AL MOV AL， 50H ；送計數(shù)初值 50 MOV DX， 0042H OUT DX， AL 第 8章 可編程接口芯片及應用 圖 8253與 8088總線的連接 amp。 74L S 138ABC8253D0A0…C L K0G A T E0OUT0C L K1G A T E1OUT1C L K2G A T E2OUT2D7D7～ D0RDWRA1CS0Y1G2BG2AG≥1amp。A0A1A2A3A4A5A6A7A8A9A15I O WI O R…第 8章 可編程接口芯片及應用 例 8253在 IBM PC/XT機中的應用。 ＋ 5 V8255PB1 M H z8253G A T E0OUT0C L K0A174L S 138ABCG1A E NA9I R Q0( 825 9A )DC L KD R Q0amp。754 7 7PB0G A T E1G A T E2＋ 5 VQ2A 2Y＋ 5 VOUT1OUT22YD7～ D0D0～ D7C L K1C L K2A0CSWRRD2AG2BG1A8A7A6A5A1A0I O WI O R圖 8253在 IBM PC/XT機中的連接 第 8章 可編程接口芯片及應用 可以看出 ， 要使 8253 的 片 選 信 號 CS 有效 ， 應使A9A8A7A6A5=00010， 由于 A4A3A2未參加譯碼 ， 這三位為任意狀態(tài)均可使 8253選中 ， 因此 8253的端口地址為 40H~5FH， 若取A4A3A2=000， 則 8253計數(shù)器 0、 計數(shù)器 計數(shù)器 2以及控制寄存器的端口地址分別為 40H、 41H、 42H和 43H。 如圖中所示， 8253三個計數(shù)器使用相同的時鐘頻率，它們是由 8284時鐘發(fā)生器輸出時鐘信號 PCLK，再經(jīng)過 D觸發(fā)器74LS175(圖中未畫出 )二分頻后得到的，頻率為 MHz， 8253的 GATE0和 GATE1接 +5 V，始終處于選返狀態(tài)， GATE2接 8255的PB0。 第 8章 可編程接口芯片及應用 1) 計數(shù)器 0 該計數(shù)器向系統(tǒng)日歷時鐘提供定時中斷 ， 工作方式為方式 3，設置的控制字為 36H。 門控 GATE0接 +5?V為常啟狀態(tài) ， 計數(shù)器計數(shù)初值預置為 0(即 65536)。 因此 ， OUT0輸出方波的頻率為 MHz/65536=?Hz， 即每秒產(chǎn)生 ， 或者說每隔55?ms申請一次日歷時鐘中斷 。 其程序如下： MOV AL， 36H ；設置計數(shù)器 0為工作方式 3， 采用二進制計數(shù) OUT 43H， AL ；寫入控制字 MOV AL， 0 ；計數(shù)值 OUT 40H， AL ；寫入低字節(jié)計數(shù)值 OUT 40H， AL ；寫入高字節(jié)計數(shù)值 第 8章 可編程接口芯片及應用 2) 計數(shù)器 1 該計數(shù)器向 DMA控制器定時發(fā)送動態(tài)存儲器刷新請求 ， 它選用方式 2工作 ， 設置的控制字為 54H。 門控 GATE1接 +5?V為常啟狀態(tài) 。 OUT1輸出從低電平變?yōu)楦唠娖绞褂|發(fā)器置 1， Q端輸出一個正電平信號 ， 作為內(nèi)存刷新的 DMA請求信號 DRQ0。 DRAM每個單元要求在 2 ms內(nèi)必須刷新一次。實際芯片每次刷新完成 512個單元的刷新，故經(jīng)過 128次刷新操作就能將全部芯片的 64 KB個單元刷新一遍。 第 8章 可編程接口芯片及應用 由此可以算出每隔 2 ms/128=??s進行一次刷新操作 ， 將能保證每個單元在 2?ms內(nèi)都刷新一遍 。 為實現(xiàn)上述要求 ， 將計數(shù)器 1設置為工作方式 2， 計數(shù)初值取為 18， 這樣 ， 每隔18?1/= ??s就可產(chǎn)生一次 DMA請求 ， 從而可滿足DRAM的刷新要求 。 其程序如下： MOV AL， 54H ；選擇計數(shù)器 1， 方式 2， 只寫入低 8位 ， 二進制計數(shù) MOV 43H， AL OUT AL， 12H ；預置計數(shù)初值 18 OUT 41H， AL 第 8章 可編程接口芯片及應用 3) 計數(shù)器 2 該計數(shù)器控制揚聲器發(fā)聲 ， 作為機器的報警信號或伴音信號 ，選用方式 3工作 。 計數(shù)器 2輸出的方波經(jīng)電流驅(qū)動器 75477放大后驅(qū)動揚聲器發(fā)聲 。 門控 GATE2接 8255的 PB0， 用它控制計數(shù)器 2的計數(shù)過程 。 輸出 OUT2經(jīng)過一個與門 ， 這個與門受 PB1控制 ，所以揚聲器由 PB0和 PB1來控制發(fā)聲 。 在 IBM PC/XT機的 BIOS中有一個聲響子程序 BEEP，它將計數(shù)器 2設置為工作方式 3，作為方波發(fā)生器輸出約 1 KHz的方波，經(jīng)濾波驅(qū)動后推動揚聲器發(fā)聲。程序如下所示： 第 8章 可編程接口芯片及應用 BEEP PROC MOV AL， 10110110B ；設計數(shù)器 2為方式 3，二進制計數(shù) OUT 43H， AL ；按先低后高順序?qū)懭?16位計數(shù)初值 MOV AX， 0533H ；初值為 0533H=1331， OUT 42H， AL ；寫入低 8位 MOV AL， AH OUT 42H， AL ；寫入高 8位 IN AL， 61H ；讀 8255的 B口原輸出值 MOV AH， AL ；將 B口原值送 AH保存 OR AL， 03H ；使 PB1和 PB0位均為 1 OUT 61H， AL ；輸出使揚聲器發(fā)聲 SUB CX， CX 第 8章 可編程接口芯片及應用 G7： LOOP G7 ；延時 DEC B1 ； B1為控制發(fā)聲長短的入口條件 JNZ G7 ； B1=6為長聲， B1=1為短聲 MOV AL， AH OUT 61H， AL ；恢復 8255的 B口原值，停止發(fā)聲 RET BEEP ENDP 第 8章 可編程接口芯片及應用 可編程并行接口芯片 8255A 8255A的引腳與結(jié)構(gòu) 1． 8255A的引腳 8255A是可編程的并行輸入輸出接口芯片 ， 它具有三個 8位并行端口 (A口 、 B口和 C口 )， 具有 40個引腳 ， 雙列直插式封裝 ， 由+5?V供電 ， 其引腳與功能示意圖如圖 。 A、 B、 C三個端口各有 8條端口 I/O線： PA 7?PA 0， PB7?PB0和 PC7?PC0，共 32個引腳，用于 8255A與外設之間的數(shù)據(jù) (或控制、狀態(tài)信號 )的傳送。 第 8章 可編程接口芯片及應用 D7?D0： 8位三態(tài)數(shù)據(jù)線 ， 接至系統(tǒng)數(shù)據(jù)總線 。 CPU通過它實現(xiàn)與 8255之間數(shù)據(jù)的讀出與寫入 ， 控制字的寫入 ， 以及狀態(tài)字的讀出等操作 。 A1?A0：地址信號 。 A1和 A0經(jīng)片內(nèi)譯碼產(chǎn)生四個有效地址分別對應 A、 B、 C三個獨立的數(shù)據(jù)端口以及一個公共的控制端口 。在實際使用中 ， A A0端接到系統(tǒng)地址總線的 A A0。 CS：片選信號，由系統(tǒng)地址譯碼器產(chǎn)生，低電平有效。 第 8章 可編程接口芯片及應用 讀寫控制信號 RD和 WR：低電平有效 ， 用于決定 CPU和8255A之間信息傳送的方向：當 RD=0時 ， 從 8255A讀至 CPU；當WR=0時 ， 由 CPU寫入 8255A。 CPU對 8255各端口進行讀 /寫操作時的信號關系如表 。 RESET：復位信號 ， 高電平有效 。 8255A復位后 ， A、 B、 C三個端口都置為輸入方式 。 第 8章 可編程接口芯片及應用 A 組8255A123456789PA3GNDPA4VCC8255AA 口A0R E S E T848PA1PA0RDCSA1A0PC7PC6PC5PC4PC0PC1PC2PC3PB0PB1PB2PA210111213141516171819202524232221262728293031323334353738394036PA5PA6PA7R E S E TD0D1D2D3D4D5D6PB7PB6PB5PB4PB3D7WR( a )C 口C 口B 口( b )PA7～ P A0D7～ D0PC7～ P C4PC3～ P C04PB7～ P B0B 組WRRDA1CS圖 8255A引腳及功能示意圖 (a) 引腳； (b) 功能示意圖 第 8章 可編程接口芯片及應用 表 8255A各端口讀 /寫操作時的信號關系 A1 A0 操 作 0 1 0 0 0 寫端口 A 0 1 0 0 1 寫端口 B 0 1 0 1 0 寫端口 C 0 1 0 1 1 寫控制寄存器 0 0 1 0 0 讀端口 A 0 0 1 0 1 讀端口 B 0 0 1 1 0 讀端口 C 0 0 1 1 1 無操作 CS RD WR第 8章 可編程接口芯片及應用 2． 8255A的內(nèi)部結(jié)構(gòu) 8255A的內(nèi)部結(jié)構(gòu)框圖如圖 ， 其內(nèi)部由以下四部分組成 。 1) 端口 A、 端口 B和端口 C 端口 A、端口 B和端口 C都是 8位端口，可以選擇作為輸入或輸出。還可以將端口 C的高 4位和低 4位分開使用，分別作為輸入或輸出。當端口 A和端口 B作為選通輸入或輸出的數(shù)據(jù)端口時，端口 C的指定位與端口 A和端口 B配合使用，用做控制信號或狀態(tài)信號。 第 8章 可編程接口芯片及應用 B 組控制部件內(nèi)部 DB （ 8 ）數(shù)據(jù)總線緩沖器讀 / 寫控制邏輯R E S E TA0A 組端口 A( 8)A 組端口 C( 高 4 位 )B 組端口 C( 低 4 位 )B 組端口 B( 8)A 組控制部件PA7～ P A0PC7～ P C4PC3～ P C0PB7～ P B0D7～ D0CSA1RDWR圖 8255A內(nèi)部結(jié)構(gòu)框圖 第 8章 可編程接口芯片及應用 2) ?A組和 B組控制電路 這是兩組根據(jù) CPU送來的工作方式控制字控制 8255工作方式的電路。它們的控制寄存器接收 CPU輸出的方式控制字，由該控制字決定端口的工作方式，還可根據(jù) CPU的命令對端口 C實現(xiàn)按位置位或復位操作。 第 8章 可編程接口芯片及應用 3) 數(shù)據(jù)總線緩沖器 這是一個 8位三態(tài)數(shù)據(jù)緩沖器， 8255A正是通過它與系統(tǒng)數(shù)據(jù)總線相連，實現(xiàn) 8255A與 CPU之間的數(shù)據(jù)傳送。輸入數(shù)據(jù)、輸出數(shù)據(jù)、 CPU發(fā)給 8255A的控制字等都是通過該部件傳遞的。 第 8章 可編程接口芯片及應用 4) 讀 /寫控制邏輯 讀 /寫控制邏輯電路的功能是負責管理 8255A與 CPU之間的數(shù)據(jù)傳送過程。它接收 CS及地址總線的信號 A A0和控制總線的控制信號 RESET、 WR、 RD，將它們組合后，得到對 A組控制部件和 B組控制部件的控制命令，并將命令送給這兩個部件，再由它們控制完成對數(shù)